AT88SC3216C

更新时间： 2024-01-01 00:06:15

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CryptoMemory 32 Kbit

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AT88SC3216C 技术参数

是否Rohs认证：	不符合	生命周期：	Active
包装说明：	WAFER	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.51
风险等级：	5.83	Is Samacsys：	N
其他特性：	ALSO SUPPORTS SYNCHRONOUS OPERATION	最大时钟频率 (fCLK)：	1 MHz
JESD-30 代码：	X-XUUC-N	JESD-609代码：	e0
内存密度：	32768 bit	内存集成电路类型：	EEPROM
内存宽度：	1	功能数量：	1
字数：	32768 words	字数代码：	32000
工作模式：	ASYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	32KX1
封装主体材料：	UNSPECIFIED	封装代码：	DIE
封装形状：	UNSPECIFIED	封装形式：	UNCASED CHIP
并行/串行：	SERIAL	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	串行总线类型：	I2C
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	2.7 V
标称供电电压 (Vsup)：	3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	TIN LEAD	端子形式：	NO LEAD
端子位置：	UPPER	处于峰值回流温度下的最长时间：	NOT SPECIFIED
最长写入周期时间 (tWC)：	7 ms	Base Number Matches：	1

AT88SC3216C 数据手册

Pin Descriptions

2.1.

Supply Voltage (V_CC)

The V_CCinput is a 2.7V to 5.5V positive voltage supplied by the host.

2.2.

2.3.

2.4.

Clock (SCL/CLK)

In the asynchronous T = 0 protocol, the SCL/CLK input is used to provide the device with a carrier frequency f. The

nominal length of one bit emitted on I/O is defined as an “elementary time unit” (ETU) and is equal to 372/f. When the

synchronous protocol is used, the SCL/CLK input is used to positive edge clock data into the device and negative edge

clock data out of the device.

Reset (RST)

The AT88SC3216C provides an ISO 7816-3 compliant asynchronous answer to reset sequence. When the reset

sequence is activated, the device will output the data programmed into the 64-bit answer-to-reset register. An internal

pull-up on the RST input pad allows the device to be used in synchronous mode without bonding RST. The

AT88SC3216C does not support the synchronous answer-to-reset sequence.

Serial Data (SDA/IO)

The SDA pin is bidirectional for serial data transfer. This pin is open-drain driven and may be wired with any number of

other open drain or open collector devices. An external pull-up resistor should be connected between SDA and V_CC

The value of this resistor and the system capacitance loading the SDA bus will determine the rise time of SDA. This

rise time will determine the maximum frequency during read operations. Low value pull-up resistors will allow higher

frequency operations while drawing higher average power. SDA/IO information applies to both asynchronous and

synchronous protocols.

When the synchronous protocol is used, the SCL/CLK input is used to positive edge clock data into the device and

negative edge clock data out of the device.

AT88SC3216C

5014KS–SMEM–08/09

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