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AS7C33256PFS32A-166TQIN

更新时间： 2024-02-05 02:06:06

品牌	Logo	应用领域
ALSC		存储内存集成电路静态存储器
页数	文件大小	规格书
20页	528K
描述
3.3V 256K x 32/36 pipelined burst synchronous SRAM

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AS7C33256PFS32A-166TQIN 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LQFP,
针数：	100	Reach Compliance Code：	compliant
ECCN代码：	3A991.B.2.A	HTS代码：	8542.32.00.41
风险等级：	5.35	最长访问时间：	9 ns
其他特性：	FLOW-THROUGH OR PIPELINED ARCHITECTURE	JESD-30 代码：	R-PQFP-G100
JESD-609代码：	e3	长度：	20 mm
内存密度：	8388608 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	32	功能数量：	1
端子数量：	100	字数：	262144 words
字数代码：	256000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	256KX32	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装形状：	RECTANGULAR
封装形式：	FLATPACK, LOW PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	245	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

AS7C33256PFS32A-166TQIN 数据手册

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AS7C33256PFS32A

AS7C33256PFS36A

AC test conditions

• Output load: see Figure B, except for t_LZC, t_LZOE, t_HZOE, t_HZC, see Figure C.

• Input pulse level: GND to 3V. See Figure A.

Thevenin equivalent:

• Input rise and fall time (measured at 0.3V and 2.7V): 2 ns. See Figure A.

• Input and output timing reference levels: 1.5V.

+3.3V for 3.3V I/O;

/+2.5V for 2.5V I/O

319Ω / 1667Ω

Z₀= 50Ω

Ω

D_OUT

V_L= 1.5V

for 3.3V I/O;

= V_DDQ/2

+3.0V

D_OUT

90%

10%

90%

10%

5 pF*

353Ω / 1538Ω

30 pF*

GND *including scope

and jig capacitance

GND

for 2.5V I/O

Figure A: Input waveform

Figure B: Output load (A)

Figure C: Output load (B)

Notes

For test conditions, see AC Test Conditions, Figures A, B, and C.

This parameter measured with output load condition in Figure C.

This parameter is sampled, but not 100% tested.

_HZOEis less than t_LZOE, and t_HZCis less than t_LZCat any given temperature and voltage.

tCH measured as high above V_IH, and tCL measured as low below V_IL

This is a synchronous device. All addresses must meet the specified setup and hold times for all rising edges of CLK. All other synchronous inputs must

meet the setup and hold times for all rising edges of CLK when chip is enabled.

Write refers to GWE, BWE, and BW[a:d].

Chip select refers to CE0, CE1, and CE2.

11/30/04, v.3.1

Alliance Semiconductor

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