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AS7C33256PFS18A-183TQC PDF预览

AS7C33256PFS18A-183TQC

更新时间： 2024-02-24 11:02:22
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12页 292K
描述
x18 Fast Synchronous SRAM

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AS7C33256PFS18A-183TQC 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：QFP包装说明：LQFP, QFP100,.63X.87
针数：100Reach Compliance Code：unknown
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.85Is Samacsys：N
最长访问时间：9 ns最大时钟频率 (fCLK)：183 MHz
I/O 类型：COMMONJESD-30 代码：R-PQFP-G100
JESD-609代码：e0长度：20 mm
内存密度：4718592 bit内存集成电路类型：STANDARD SRAM
内存宽度：18功能数量：1
端子数量：100字数：262144 words
字数代码：256000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：256KX18输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE并行/串行：PARALLEL
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.03 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.54 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD宽度：14 mm
Base Number Matches：1

AS7C33256PFS18A-183TQC 数据手册

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AS7C33256PFS16A  
AS7C33256PFS18A  
January 2002  
®
3.3V 256K × 16/18 pipeline burst synchronous SRAM  
Features  
• Economical 100-pin TQFP package  
• Byte write enables  
• Multiple chip enables for easy expansion  
• 3.3V core power supply  
• 2.5V or 3.3V I/O operation with separate V  
• 30 mW typical standby power in power down mode  
• NTD™1pipeline architecture available  
• Organization: 262,144 words × 16 or 18 bits  
• Fast clock speeds to 200 MHz in LVTTL/LVCMOS  
• Fast clock to data access: 3.0/3.1/3.5/4.0/5.0 ns  
• Fast OE access time: 3.0/3.1/3.5/4.0/5.0 ns  
• Fully synchronous register-to-register operation  
• “Flow-through” mode  
DDQ  
• Single-cycle deselect  
(AS7C33256NTD16A/AS7C33256NTD18A)  
- Dual-cycle deselect also available (AS7C33256PFD16A/  
AS7C33256PFD18A)  
• Pentium® compatible architecture and timing  
1
®
1. Pentium is a registered trademark of Intel Corporation. NTD™ is a  
trademark of Alliance Semiconductor Corporation. All trademarks men-  
tioned in this document are the property of their respective owners.  
• Asynchronous output enable control  
Logic block diagram  
Pin arrangement  
LBO  
CLK  
ADV  
CLK  
CS  
Burst logic  
18 16  
256K × 16/18  
Memory  
ADSC  
ADSP  
CLR  
A17  
NC  
NC  
V
SSQ  
NC  
DQpa/NC  
DQa  
DQa  
NC  
NC  
NC  
1
80  
79  
78  
77  
76  
75  
74  
73  
72  
71  
70  
69  
68  
67  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
18  
2
18  
AddresQs  
D
array  
A[17:0]  
3
CS  
V
4
DDQ  
V
DDQ  
register  
V
5
SSQ  
NC  
CLK  
6
NC  
7
16/18  
16/18  
DQb  
DQb  
8
9
V
DDQ  
GWE  
D
Q
V
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
SSQ  
SSQ  
DQb  
V
V
DDQ  
DQb  
DQb  
FT  
BW  
b
Byte Write  
registers  
DQa  
DQa  
VSS  
NC  
BWE  
CLK  
TQFP 14 × 20mm  
D
Q
V
DQa  
DD  
2
V
ZZ  
NC  
BW  
DD  
Byte Write  
registers  
a
V
DQb  
DQb  
SS  
DQa  
DQa  
CLK  
CE0  
CE1  
CE2  
OE  
V
SSQ  
V
D EnableQ  
register  
DDQ  
Input  
DDQ  
V
V
DQb  
Output  
SSQ  
registers  
DQa  
DQa  
NC  
registers  
CE  
DQb  
DQpb/NC  
NC  
CLK  
CLK  
CLK  
NC  
D EnableQ  
delay  
V
DDQ  
V
SSQ  
SSQ  
Power  
down  
V
V
ZZ  
DDQ  
register  
NC  
NC  
NC  
NC  
NC  
NC  
CLK  
OE  
DATA [17:0]  
DATA [15:0]  
FT  
Note: pins 24, 74 are NC for ×16.  
Selection guide  
–200  
5
–183  
–166  
6
–133  
7.5  
133  
4
–100  
Units  
Minimum cycle time  
5.4  
183  
3.1  
540  
140  
30  
10  
100  
5
ns  
MHz  
ns  
Maximum pipelined clock frequency  
Maximum pipelined clock access time  
Maximum operating current  
200  
3
166  
3.5  
475  
130  
30  
570  
160  
30  
425  
100  
30  
325  
90  
mA  
mA  
mA  
Maximum standby current  
Maximum CMOS standby current (DC)  
30  
1/30/02; V.1.3  
Alliance Semiconductor  
P. 1 of 12  
Copyright © Alliance Semiconductor. All rights reserved.  
1234567...12

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