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AS4C16M16S-7TCN

更新时间： 2024-02-21 20:09:26

品牌	Logo	应用领域
ALLIED		时钟动态存储器 ISM频段光电二极管内存集成电路
页数	文件大小	规格书
55页	1954K
描述
16MX16 SYNCHRONOUS DRAM, 5.4ns, PDSO54, 0.400 INCH, HALOGEN FREE AND ROHS COMPLIANT, PLASTIC, TSOPII-54

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AS4C16M16S-7TCN 技术参数

是否Rohs认证：	符合	生命周期：	Active
零件包装代码：	TSOP2	包装说明：	0.400 INCH, HALOGEN FREE AND ROHS COMPLIANT, PLASTIC, TSOPII-54
针数：	54	Reach Compliance Code：	compliant
风险等级：	5.66	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	5.4 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-PDSO-G54	长度：	22.22 mm
内存密度：	268435456 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	16	功能数量：	1
端口数量：	1	端子数量：	54
字数：	16777216 words	字数代码：	16000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	16MX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE
峰值回流温度（摄氏度）：	NOT SPECIFIED	座面最大高度：	1.2 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10.16 mm	Base Number Matches：	1

FEBRUARY 2011

AS4C16M16S

256Mb / 16M x 16 bit Synchronous DRAM (SDRAM)

The read data appears on the DQs subject to the values on the DQM inputs two clocks earlier (i.e. DQM

latency is two clocks for output buffers). A read burst without the auto precharge function may be interrupted

by a subsequent Read or Write command to the same bank or the other active bank before the end of the burst

length. It may be interrupted by a BankPrecharge/PrechargeAll command to the same bank too. The interrupt

coming from the Read command can occur on any clock cycle following a previous Read command (refer to the

following figure).

The DQM inputs are used to avoid I/O contention on the DQ pins when the interrupt comes from a Write

command. The DQMs must be asserted (HIGH) at least two clocks prior to the Write command to suppress

data-out on the DQ pins. To guarantee the DQ pins against I/O contention, a single cycle with high-impedance

on the DQ pins must occur between the last read data and the Write command (refer to the following three

figures). If the data output of the burst read occurs at the second clock of the burst write, the DQMs must be

asserted (HIGH) at least one clock prior to the Write command to avoid internal bus contention.

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型号	品牌	描述	获取价格	数据表
AS4C16M16SA	ALSC	Fully synchronous operation	获取价格
AS4C16M16SA-6BIN	ALSC	256M â (16Mx16bit) Synchronous DRAM (SDRAM)	获取价格
AS4C16M16SA-6TCN	ALSC	256M â (16Mx16bit) Synchronous DRAM (SDRAM)	获取价格
AS4C16M16SA-6TIN	ALSC	256M â (16Mx16bit) Synchronous DRAM (SDRAM)	获取价格
AS4C16M16SA-7BCN	ALSC	256M â (16Mx16bit) Synchronous DRAM (SDRAM)	获取价格
AS4C16M16SA-7TCN	ALSC	256M â (16Mx16bit) Synchronous DRAM (SDRAM)	获取价格