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ADT7517ARQ PDF预览

ADT7517ARQ

更新时间： 2024-02-29 05:40:08
品牌 Logo 应用领域
亚德诺 - ADI 传感器换能器温度传感器输出元件
页数 文件大小 规格书
44页 1873K
描述
SPI/I2C Compatible, Temperature Sensor, Four Channel ADC and Quad Voltage Output DAC

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ADT7517ARQ 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete包装说明：LEAD FREE, MO-137AB, QSOP-16
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.28
Is Samacsys：N最大精度（摄氏度）：4 Cel
主体宽度：3.91 mm主体高度：1.54 mm
主体长度或直径：4.9 mm外壳：PLASTIC
JESD-609代码：e3安装特点：SURFACE MOUNT
位数：10端子数量：16
最大工作电流：0.001 mA最高工作温度：120 °C
最低工作温度：-40 °C输出接口类型：4-WIRE INTERFACE
封装主体材料：PLASTIC/EPOXY封装等效代码：SSOP16,.25
封装形状/形式：RECTANGULAR电源：3/5 V
传感器/换能器类型：TEMPERATURE SENSOR,SWITCH/DIGITAL OUTPUT,SERIAL子类别：Other Sensors
最大供电电压：5.5 V最小供电电压：2.7 V
表面贴装：YES技术：CMOS
温度系数：NEGATIVE ppm/ °C端子面层：Matte Tin (Sn)
端接类型：SOLDERBase Number Matches：1

ADT7517ARQ 数据手册

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ADT7516/ADT7517/ADT7519  
Parameter1  
Min  
Typ  
Max  
Unit  
Conditions/Comments  
ON-CHIP REFERENCE  
Reference Voltage  
4
2.28  
80  
V
Temperature Coefficient4  
ppm/°C  
OUTPUT CHARACTERISTICS  
4
Output Voltage 6  
0.001  
VDD − 0.1  
V
This is a measure of the minimum and maximum  
drive capability of the output amplifier.  
DC Output Impedance  
Short Circuit Current  
0.5  
25  
16  
2.5  
5
Ω
mA  
mA  
µs  
VDD = 5 V.  
VDD = 3 V.  
Power-Up Time  
Coming out of power-down mode. VDD = 5 V.  
Coming out of power-down mode. VDD = 3.3 V.  
µs  
DIGITAL INPUTS  
4
Input Current  
1
0.8  
µA  
V
V
pF  
ns  
VIN = 0 V to VDD.  
VIL, Input Low Voltage  
VIH, Input High Voltage  
Pin Capacitance  
1.89  
3
10  
50  
All digital inputs.  
Input filtering suppresses noise spikes of less  
than 50 ns.  
SCL, SDA Glitch Rejection  
LDAC Pulse Width  
20  
ns  
Edge triggered input.  
DIGITAL OUTPUT  
Digital High Voltage, VOH  
Output Low Voltage, VOL  
Output High Current, IOH  
Output Capacitance, COUT  
INT/INT Output Saturation Voltage  
2.4  
V
V
mA  
pF  
V
ISOURCE = ISINK = 200 µA.  
IOL = 3 mA.  
VOH = 5 V.  
0.4  
1
50  
0.8  
I
OUT = 4 mA.  
I2C TIMING CHARACTERISTICS 7, 8  
Serial Clock Period, t1  
Data In Setup Time to SCL High, t2  
Data Out Stable after SCL Low, t3  
SDA Low Setup Time to SCL  
Low (Start Condition), t4  
2.5  
50  
0
µs  
ns  
ns  
ns  
Fast Mode I2C. See Figure 2.  
See Figure 2.  
See Figure 2.  
50  
SDA High Hold Time after SCL  
High (Stop Condition), t5  
50  
ns  
ns  
See Figure 2.  
See Figure 2.  
SDA and SCL Fall Time, t6  
90  
35  
, 9  
SPI TIMING CHARACTERISTICS  
CS to SCLK Setup Time, t1  
SCLK High Pulse Width, t2  
SCLK Low Pulse Width, t3  
4
0
ns  
ns  
ns  
ns  
See Figure 3.  
See Figure 3.  
See Figure 3.  
50  
50  
Data Access Time after SCLK  
Falling Edge, t4, 10  
Data Setup Time Prior to SCLK  
Rising Edge, t5  
20  
0
ns  
ns  
See Figure 3.  
See Figure 3.  
Data Hold Time after SCLK Rising  
Edge, t6  
CS to SCLK Hold Time, t7  
0
µs  
ns  
See Figure 3.  
See Figure 3.  
CS to DOUT High Impedance, t8  
40  
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