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Datasheet > 微控制器和处理器 > 数字信号处理器> ADSP-21161NKCAZ100
ADSP-21161NKCAZ100 PDF预览

ADSP-21161NKCAZ100

更新时间： 2024-01-17 21:47:37
品牌 Logo 应用领域
亚德诺 - ADI 微控制器和处理器外围集成电路数字信号处理器时钟
页数 文件大小 规格书
60页 789K
描述
SHARC Processor

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ADSP-21161NKCAZ100 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：BGA
包装说明：BGA,针数：225
Reach Compliance Code：unknown风险等级：5.66
Is Samacsys：N地址总线宽度：24
桶式移位器：YES边界扫描：YES
最大时钟频率：27.5 MHz外部数据总线宽度：48
格式：FLOATING POINT内部总线架构：MULTIPLE
JESD-30 代码：S-PBGA-B225JESD-609代码：e1
长度：17 mm低功率模式：NO
湿度敏感等级：3端子数量：225
最高工作温度：85 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：260认证状态：COMMERCIAL
座面最大高度：1.85 mm最大供电电压：1.89 V
最小供电电压：1.71 V标称供电电压：1.8 V
表面贴装：YES技术：CMOS
温度等级：OTHER端子面层：TIN SILVER COPPER
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：40
宽度：17 mmuPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHER
Base Number Matches：1

ADSP-21161NKCAZ100 数据手册

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ADSP-21161N  
When using the DAGs to transfer data in SIMD mode, two data  
values are transferred with each access of memory or the regis-  
ter file.  
Data Register File  
A general-purpose data register file is contained in each pro-  
cessing element. The register files transfer data between the  
computation units and the data buses, and store intermediate  
results. These 10-port, 32-register (16 primary, 16 secondary)  
register files, combined with the SHARC enhanced Harvard  
architecture, allow unconstrained data flow between computa-  
tion units and internal memory. The registers in PEX are  
referred to as R0–R15 and in PEY as S0–S15.  
SIMD is supported only for internal memory accesses and is not  
supported for off-chip accesses.  
Independent, Parallel Computation Units  
Within each processing element is a set of computational units.  
The computational units consist of an arithmetic/logic unit  
(ALU), multiplier, and shifter. These units perform single-cycle  
instructions. The three units within each processing element are  
arranged in parallel, maximizing computational throughput.  
Single multifunction instructions execute parallel ALU and  
multiplier operations. In SIMD mode, the parallel ALU and  
multiplier operations occur in both processing elements. These  
computation units support IEEE 32-bit single-precision float-  
ing-point, 40-bit extended precision floating-point, and 32-bit  
fixed-point data formats.  
Single-Cycle Fetch of Instruction and Four Operands  
The ADSP-21161N features an enhanced Harvard architecture  
in which the data memory (DM) bus transfers data and the pro-  
gram memory (PM) bus transfers both instructions and data  
(see Figure 2). With the ADSP-21161N’s separate program and  
data memory buses and on-chip instruction cache, the proces-  
sor can simultaneously fetch four operands (two over each data  
bus) and an instruction (from the cache), all in a single cycle.  
ADSP-21161N  
CLKIN  
CLOCK  
XTAL  
2
CLK_CFG1-0  
CLKDBL  
EBOOT  
BMS  
CS  
BOOT  
EPROM  
(OPTIONAL)  
ADDR  
DATA  
LBOOT  
IRQ2-0  
BRST  
3
12  
FLAG11-0  
ADDR23-0  
ADDR  
TIMEXP  
RPBA  
ID2-0  
MEMORY  
AND  
PERIPHERALS  
(OPTIONAL)  
DATA47-16  
RD  
DATA  
OE  
WE  
LINK  
DEVICES  
(2 MAX)  
WR  
LXCLK  
ACK  
MS3-0  
ACK  
CS  
LXACK  
(OPTIONAL)  
LXDAT7-0  
RAS  
CAS  
RAS  
CAS  
SCLK0  
FS0  
D0A  
D0B  
SERIAL  
DEVICE  
(OPTIONAL)  
SDRAM  
(OPTIONAL)  
DQM  
DQM  
SDWE  
WE  
SDCLK1-0  
CLK  
SCLK1  
FS1  
D1A  
SERIAL  
DEVICE  
(OPTIONAL)  
SDCKE  
SDA10  
CKE  
A10  
CS  
D1B  
ADDR  
SCLK2  
FS2  
D2A  
D2B  
SERIAL  
DEVICE  
(OPTIONAL)  
DATA  
CLKOUT  
DMAR2-1  
DMA DEVICE  
(OPTIONAL)  
DMAG2-1  
SCLK3  
FS3  
D3A  
D3B  
SERIAL  
DEVICE  
(OPTIONAL)  
DATA  
CS  
HBR  
HOST  
PROCESSOR  
INTERFACE  
(OPTIONAL)  
HBG  
REDY  
SPICLK  
SPIDS  
SPI  
COMPATIBLE  
DEVICE  
(HOST OR SLAVE)  
BR6-1  
ADDR  
DATA  
MOSI  
MISO  
PA  
(OPTIONAL)  
SBTS  
RESET RSTOUT JTAG  
7
Figure 2. System Diagram  
Rev. C  
|
Page 4 of 60  
|
January 2013  
1234567...60

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