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ADP1763ACPZ-0.9-R7 PDF预览

ADP1763ACPZ-0.9-R7

更新时间： 2024-01-04 16:19:26
品牌 Logo 应用领域
亚德诺 - ADI 输出元件调节器
页数 文件大小 规格书
19页 935K
描述
CMOS Linear Regulator

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ADP1763ACPZ-0.9-R7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：HVQCCN, LCC16,.12SQ,20
针数：16Reach Compliance Code：compliant
风险等级：1.65可调性：FIXED
最大绝对输入电压：2.16 V最大输入电压：1.98 V
最小输入电压：1.1 VJESD-30 代码：S-XQCC-N16
JESD-609代码：e3长度：3 mm
最大电网调整率：0.001188%最大负载调整率：0.0121%
湿度敏感等级：3功能数量：1
输出次数：1端子数量：16
工作温度TJ-Max：125 °C工作温度TJ-Min：-40 °C
最大输出电流 1：3 A最大输出电压 1：0.9135 V
最小输出电压 1：0.8865 V标称输出电压 1：0.9 V
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC16,.12SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE调节器类型：FIXED POSITIVE SINGLE OUTPUT LDO REGULATOR
座面最大高度：0.8 mm表面贴装：YES
技术：CMOS端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD最大电压容差：1.5%
宽度：3 mmBase Number Matches：1

ADP1763ACPZ-0.9-R7 数据手册

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ADP1763  
Data Sheet  
Parameter  
Symbol  
Test Conditions/Comments  
Min  
Typ Max  
Unit  
THERMAL SHUTDOWN  
Threshold  
Hysteresis  
TSSD  
TSSD-HYS  
TJ rising  
150  
15  
°C  
°C  
POWER-GOOD (PG) OUTPUT THRESHOLD  
Output Voltage  
Falling  
PGFALL  
PGRISE  
1.1 V ≤ VIN ≤ 1.98 V  
1.1 V ≤ VIN ≤ 1.98 V  
−7.5  
−5  
%
%
Rising  
PG OUTPUT  
Output Voltage Low  
Leakage Current  
Delay1  
PGLOW  
IPG-LKG  
PGDELAY  
1.1 V ≤ VIN ≤ 1.98 V, IPG ≤ 1 mA  
1.1 V ≤ VIN ≤ 1.98 V  
ENRISING to PGRISING  
0.35  
1
V
μA  
ms  
0.01  
0.75  
PRECISION EN INPUT  
Logic Input  
1.1 V ≤ VIN ≤ 1.98 V  
High  
Low  
ENHIGH  
ENLOW  
ENHYS  
IEN-LKG  
tIEN-DLY  
UVLO  
595  
550  
625  
580  
45  
0.01  
100  
690  
630  
mV  
mV  
mV  
μA  
μs  
Input Logic Hysteresis  
Input Leakage Current  
Input Delay Time  
UNDERVOLTAGE LOCKOUT  
Input Voltage  
Rising  
EN = VIN or GND  
From EN rising from 0 V to VIN to 0.1 × VOUT  
1
UVLORISE  
UVLOFALL  
UVLOHYS  
TJ = −40°C to +125°C  
TJ = −40°C to +125°C  
1.01 1.06  
0.93  
80  
V
V
mV  
Falling  
Hysteresis  
0.87  
1 Guaranteed by design and characterization; not production tested.  
2 Based on an endpoint calculation using 10 mA and 3 A loads.  
3 Dropout voltage is defined as the input to output voltage differential when the input voltage is set to the nominal output voltage, which applies only for output  
voltages above 1.1 V.  
4 Start-up time is defined as the time from the rising edge of EN to VOUT being at 90% of its nominal value.  
5 Current-limit threshold is defined as the current at which the output voltage drops to 90% of the specified typical value. For example, the current limit for a 1.0 V  
output voltage is defined as the current that causes the output voltage to drop to 90% of 1.0 V, or 0.9 V.  
INPUT AND OUTPUT CAPACITOR: RECOMMENDED SPECIFICATIONS  
Table 3.  
Parameter  
CAPACITANCE1  
Symbol  
Test Conditions/Comments  
Min  
Typ  
Max  
Unit  
TA = −40°C to +125°C  
Input  
Output  
Regulator  
Reference  
CIN  
7.0  
7.0  
0.7  
0.7  
10  
10  
1
μF  
μF  
μF  
μF  
COUT  
CREG  
CREF  
RESR  
1
CAPACITOR EQUIVALENT SERIES RESISTANCE (ESR)  
TA = −40°C to +125°C  
CIN, COUT  
CREG, CREF  
0.001  
0.001  
0.5  
0.2  
Ω
Ω
1 The minimum input and output capacitance must be >7.0 μF over the full range of the operating conditions. Consider the full range of the operating conditions in the  
application during device selection to ensure that the minimum capacitance specification is met. X7R and X5R type capacitors are recommended. Y5V and Z5U  
capacitors are not recommended for use with any LDO.  
Rev. 0 | Page 4 of 18  
 
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