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ADN4670BCPZ

更新时间： 2024-02-09 02:16:39
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亚德诺 - ADI 时钟驱动器逻辑集成电路PC
页数 文件大小 规格书
12页 161K
描述
Programmable Low Voltage 1:10 LVDS Clock Driver

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ADN4670BCPZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.8
Samacsys Confidence：Samacsys Status：Released
Samacsys PartID：421078Samacsys Pin Count：33
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Other
Samacsys Footprint Name：QFN50P500X500X80-33NSamacsys Released Date：2017-01-11 11:21:59
Is Samacsys：N系列：670
输入调节：DIFFERENTIAL MUXJESD-30 代码：S-PQCC-N32
JESD-609代码：e3长度：5 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER最大I（ol）：0.16 A
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：32
实输出次数：10最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装等效代码：LCC32,.2SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：260
电源：2.5 VProp。Delay @ Nom-Sup：3 ns
传播延迟（tpd）：3 ns认证状态：Not Qualified
座面最大高度：0.8 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：5 mmBase Number Matches：1

ADN4670BCPZ 数据手册

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ADN4670  
DIFFERENTIAL OUTPUT SIGNAL  
V
= (Qx) – (Qx)  
OD  
80%  
250mV  
5%  
0V DIFFERENTIAL  
5%  
250mV  
20%  
t/2  
t/2  
Figure 3. Test Criteria for fCLK, tr, tf, and VOD  
PROGRAMMING LOGIC AC CHARACTERISTICS  
VDD = 2.375 V to 2.625 V; all specifications TMIN to TMAX, unless otherwise noted.  
Table 4.  
Parameter  
Symbol Min Typ Max Unit Conditions/Comments  
Maximum Frequency at CK Input  
Setup Time, SI to CK  
Hold Time, CK to SI  
EN to CK Removal Time  
Start-Up Time  
Minimum Clock Pulse Width  
Logic Input High Level  
Logic Input Low Level  
High Level Logic Input Current, CK  
High Level Logic Input Current, SI and EN  
Low Level Logic Input Current, CK  
Low Level Logic Input Current, SI and EN  
fMAX  
tSU  
tH  
tREMOVAL  
tSTARTUP  
tW  
VIH  
VIL  
IIH  
100 150  
MHz  
ns  
ns  
ns  
ꢀs  
ns  
V
2
Time for which SI must not change before the CK 0-to-1 transition  
Time for which SI must not change after the CK 0-to-1 transition  
Removal time, EN to CK  
1.5  
1.5  
1
Start-up time after disable through SI  
3
2
VDD = 2.5 V  
VDD = 2.5 V  
VI = VDD  
VI = VDD  
VI = GND  
VI = GND  
0.8  
+5  
−30  
+30  
+5  
V
−5  
ꢀA  
ꢀA  
ꢀA  
ꢀA  
+10  
−10  
−5  
IIL  
Rev. 0 | Page 5 of 12  
 
12345678...12

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