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Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> ADN2818ACP
ADN2818ACP PDF预览

ADN2818ACP

更新时间： 2024-01-02 14:12:22
品牌 Logo 应用领域
亚德诺 - ADI 时钟
页数 文件大小 规格书
35页 318K
描述
Continuous Rate 12.3Mb/s to 2.7Gb/s Clock and Data Recovery ICs

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ADN2818ACP 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantECCN代码：5A991.B.3
HTS代码：8542.39.00.01风险等级：5.25
Is Samacsys：N应用程序：SONET;SDH
JESD-30 代码：S-XQCC-N32JESD-609代码：e3
长度：5 mm湿度敏感等级：3
功能数量：1端子数量：32
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC32,.2SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：1 mm子类别：ATM/SONET/SDH ICs
最大压摆率：0.217 mA标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：ATM/SONET/SDH CLOCK RECOVERY CIRCUIT
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：5 mmBase Number Matches：1

ADN2818ACP 数据手册

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Preliminary Technical Data  
SPECIFICATIONS  
ADN2817/ADN2818  
TA = TMIN to TMAX, VCC = VMIN to VMAX, VEE = 0 V, CF = 0.47 μF, SLICEP = SLICEN = VEE, Input Data Pattern: PRBS 223 − 1,  
unless otherwise noted.  
Table 1.  
Parameter  
Conditions  
Min  
Typ  
Max  
Unit  
QUANTIZER—DC CHARACTERISTICS  
Input Voltage Range  
Peak-to-Peak Differential Input  
@ PIN or NIN, dc-coupled  
PIN – NIN  
DC-coupled (see Figure 28, Figure 29,  
and Figure 30)  
223 − 1 PRBS, ac-coupled,1 BER = 1 x 10–10 TBD  
1.8  
2.8  
2.0  
2.8  
V
V
Input Common Mode Level  
2.3  
2.5  
V
Differential Input Sensitivity  
Input Overdrive  
Input Offset  
TBD  
TBD  
TBD  
TBD  
mV p-p  
mV p-p  
μV  
(see Figure 12)  
TBD  
Input RMS Noise  
BER = 1 x 10–10  
μV rms  
QUANTIZER—AC CHARACTERISTICS  
Data Rate  
S11  
Input Resistance  
Input Capacitance  
12.3  
2700  
Mb/s  
dB  
Ω
@ 2.5 GHz  
Differential  
−15  
100  
0.65  
pF  
QUANTIZER—SLICE ADJUSTMENT  
Gain  
SLICEP – SLICEN = 0.5 V  
SLICEP – SLICEN  
DC level @ SLICEP or SLICEN  
TBD  
VEE  
0.1  
1
TBD  
TBD  
0.95  
V/V  
V
V
Differential Control Voltage Input  
Control Voltage Range  
Slice Threshold Offset  
LOSS OF SIGNAL DETECT (LOS)  
Loss of Signal Detect Range (see Figure 5)  
mV  
RThresh = 0 Ω  
RThresh = 100 kΩ  
OC-48  
TBD  
TBD  
TBD  
TBD  
mV  
mV  
Hysteresis (Electrical)  
RThresh = 0 Ω  
RThresh = 100 kΩ  
OC-1  
TBD  
TBD  
TBD  
TBD  
dB  
dB  
RThresh = 0 Ω  
RThresh = 10 kΩ  
DC-coupled2  
DC-coupled2  
TBD  
TBD  
TBD  
TBD  
dB  
dB  
ns  
ns  
LOS Assert Time  
LOS De-Assert Time  
TBD  
TBD  
LOSS OF LOCK DETECT (LOL)  
VCO Frequency Error for LOL Assert  
VCO Frequency Error for LOL De-Assert  
LOL Response Time  
With respect to nominal  
With respect to nominal  
12.3 Mb/s  
1000  
250  
4
ppm  
ppm  
ms  
OC-12  
OC-48  
1.0  
1.0  
μs  
μs  
ACQUISITION TIME  
Lock to Data Mode  
OC-48  
OC-12  
OC-3  
OC-1  
12.3 Mb/s  
1.3  
2.0  
3.4  
9.8  
40.0  
10.0  
ms  
ms  
ms  
ms  
ms  
ms  
Optional Lock to REFCLK Mode  
1 PIN and NIN should be differentially driven and ac-coupled for optimum sensitivity.  
2 When ac-coupled, the LOS assert and de-assert time is dominated by the RC time constant of the ac coupling capacitor and the 50 Ω input termination of the  
ADN2817/ADN2818 input stage.  
Rev.Pr A | Page 3 of 35  
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