Datasheet > 信号电路 > 锁相环或频率合成电路> ADF4107BRU-REEL7

ADF4107BRU-REEL7

更新时间： 2024-02-19 16:50:36

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亚德诺 - ADI		光电二极管信息通信管理
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PLL Frequency Synthesizer

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ADF4107BRU-REEL7 技术参数

Source Url Status Check Date：	2013-05-01 14:56:35.524	是否无铅：	含铅
是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	MO-153AB, TSSOP-16
针数：	16	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.4	Is Samacsys：	N
模拟集成电路 - 其他类型：	PLL FREQUENCY SYNTHESIZER	JESD-30 代码：	R-PDSO-G16
JESD-609代码：	e0	长度：	5 mm
湿度敏感等级：	1	功能数量：	1
端子数量：	16	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP16,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	240	电源：	3/3.3 V
认证状态：	Not Qualified	座面最大高度：	1.2 mm
子类别：	PLL or Frequency Synthesis Circuits	最大供电电压 (Vsup)：	3.3 V
最小供电电压 (Vsup)：	2.7 V	标称供电电压 (Vsup)：	3 V
表面贴装：	YES	技术：	BICMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	20
宽度：	4.4 mm	Base Number Matches：	1

ADF4107BRU-REEL7 数据手册

ADF4107

ADF4107—SPECIFICATIONS

Table 1. (AV_DD= DV_DD= 3 V 10%, AV_DD≤ V_P≤ 5.5 V, AGND = DGND = CPGND = 0 V, R_SET= 5.1 kΩ, dBm referred to 50 Ω, T_A=

T_MAXto T_MIN, unless otherwise noted.)

Parameter

B Chips²Unit

(Typ)

Test Conditions/Comments

Version¹

RF CHARACTERISTICS

RF Input Frequency (RF_IN)³

RF Input Sensitivity

Maximum Allowable Prescaler

Output Frequency⁴

1.0/7.0

–5/+5

300

1.0/7.0

–5/+5

300

GHz min/max

dBm min/max

MHz max

See Figure 18 for input circuit.

REFIN CHARACTERISTICS

REFIN Input Frequency

REFIN Input Sensitivity⁵

20/250

0.8/V_DD

20/250

0.8/V_DD

MHz min/max

V p-p min/max

For f < 20 MHz, use dc-coupled square wave (0 to V_DD).

AC-coupled; when dc-coupled, 0 to V_DD, max (CMOS

compatible).

REFIN Input Capacitance

REFIN Input Current

PHASE DETECTOR

Phase Detector Frequency⁶

CHARGE PUMP

I_CPSink/Source

High Value

Low Value

Absolute Accuracy

R_SETRange

100

pF max

µA max

104

MHz max

Programmable; see Figure 25.

With R_SET= 5.1 kΩ

mA typ

µA typ

% typ

kΩ typ

nA typ

% typ

625

2.5

3.0/11

625

2.5

3.0/11

With R_SET= 5.1 kΩ

See Figure 25.

I_CPThree-State Leakage

Sink and Source Current

Matching

0.5 V ≤ V_CP≤ V_P– 0.5 V

I_CPvs. V_CP

1.5

% typ

0.5 V ≤ V_CP≤ V_P– 0.5 V

V_CP= V_P/2

I_CPvs. Temperature

LOGIC INPUTS

V_IH, Input High Voltage

V_IL, Input Low Voltage

I_INH, I_INL, Input Current

C_IN, Input Capacitance

LOGIC OUTPUTS

V_OH, Output High Voltage

I_OH

V_OL, Output Low Voltage

POWER SUPPLIES

AV_DD

DV_DD

V_P

I_DD⁷(AI_DD+ DI_DD)

1.4

0.6

1.4

0.6

V min

V max

µA max

pF max

1.4

V_DD– 0.4

100

1.4

V min

Open-drain output chosen; 1 kΩ pull-up resistor to 1.8 V.

CMOS output chosen.

V_DD– 0.4 V min

100

0.4

µA max

V max

0.4

I_OL= 500 µA

2.7/3.3

AV_DD

AV_DD/5.5

2.7/3.3

AV_DD

AV_DD/5.5 V min/V max

0.4

V min/V max

AV_DD≤ V_P≤5.5V

15 mA typ

T_A= 25°C

mA max

µA typ

I_P

0.4

Power-Down Mode⁸(AI_DD+ DI_DD) 10

Rev. 0 | Page 3 of 20

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