Datasheet > 逻辑 > 时钟驱动器> ADCLK948BCPZ-REEL7

ADCLK948BCPZ-REEL7

更新时间： 2024-02-04 18:34:28

品牌	Logo	应用领域
亚德诺 - ADI		时钟驱动器逻辑集成电路 PC
页数	文件大小	规格书
12页	366K
描述
Two Selectable Inputs, 8 LVPECL Outputs, SiGe Clock Fanout Buffer

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ADCLK948BCPZ-REEL7 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN, LCC32,.2SQ,20	针数：	32
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.42
Samacsys Confidence：		Samacsys Status：	Released
Samacsys PartID：	579005	Samacsys Pin Count：	33
Samacsys Part Category：	Integrated Circuit	Samacsys Package Category：	Other
Samacsys Footprint Name：	QFN50P500X500X100-33N	Samacsys Released Date：	2017-01-11 11:21:59
Is Samacsys：	N	系列：	948
输入调节：	DIFFERENTIAL	JESD-30 代码：	S-XQCC-N32
JESD-609代码：	e3	长度：	5 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	3
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	8
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装等效代码：	LCC32,.2SQ,20	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
传播延迟（tpd）：	0.245 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.25 ns	座面最大高度：	1 mm
最大供电电压 (Vsup)：	3.63 V	最小供电电压 (Vsup)：	2.97 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	BIPOLAR	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	5 mm
最小 fmax：	4500 MHz	Base Number Matches：	1

ADCLK948BCPZ-REEL7 数据手册

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ADCLK948

SPECIFICATIONS

ELECTRICAL CHARACTERISTICS

Typical (Typ column) values are given for V_CC− V_EE= 3.3 V and T_A= 25°C, unless otherwise noted. Minimum (Min column) and maximum

(Max column) values are given over the full V_CC− V_EE= 3.3 V 10ꢀ and T_A= −40°C to +85°C variation, unless otherwise noted.

Table 1. Clock Inputs and Outputs

Parameter

Symbol Min

Typ

Max

Unit

Test Conditions/Comments

DC INPUT CHARACTERISTICS

Input Common Mode Voltage V_ICM

V_EE+ 1.5

0.4

V_CC− 0.1

3.4

V p-p

Input Differential Range

Input Capacitance

V_ID

C_IN

1.ꢀ V between input pins

0.4

Input Resistance

Single-Ended Mode

Differential Mode

Common Mode

Input Bias Current

Hysteresis

100

kΩ

μA

Open V_Tx

DC OUTPUT CHARACTERISTICS

Output Voltage High Level

Output Voltage Low Level

Output Voltage Differential

Reference Voltage

V_OH

V_OL

V_OD

V_REF

V_CC− 1.26

V_CC− 1.99

610

V_CC− 0.ꢀ6

V_CC− 1.54

960

50 Ω to (V_CC− 2.0 V)

Output Voltage

Output Resistance

(V_CC+ 1)/2

235

−500 μA to +500 μA

Table 2. Timing Characteristics

Parameter

Symbol Min

Typ

Max

Unit

Test Conditions/Comments

AC PERFORMANCE

Maximum Output Frequency

4.5

4.8

GHz

See Figure 4 for differential output voltage

vs. frequency, >0.8 V differential output

swing

Output Rise Time

Output Fall Time

Propagation Delay

Temperature Coefficient

Output-to-Output Skew¹

Part-to-Part Skew

t_R

t_F

t_PD

1ꢀ5

ꢀ5

210

245

fs/°C

20% to 80% measured differentially

V_ICM= 2 V, V_ID= 1.6 V p-p

V_ID= 1.6 V p-p

Additive Time Jitter

Integrated Random Jitter

Broadband Random Jitter²

Crosstalk-Induced Jitter³

CLOCK OUTPUT PHASE NOISE

Absolute Phase Noise

ꢀ5

fs rms

BW = 12 kHz − 20 MHz, CLK = 1 GHz

V_ID= 1.6 V p-p, 8 V/ns, V_ICM= 2 V

Input slew rate > 1 V/ns (see Figure 11, the

phase noise plot, for more details)

f_IN= 1 GHz

−119

−134

−145

−150

dBc/Hz @100 Hz offset

dBc/Hz @1 kHz offset

dBc/Hz @10 kHz offset

dBc/Hz @100 kHz offset

dBc/Hz >1 MHz offset

¹The output skew is the difference between any two similar delay paths while operating at the same voltage and temperature.

²Measured at the rising edge of the clock signal; calculated using the SNR of the ADC method.

³This is the amount of added jitter measured at the output while two related, asynchronous, differential frequencies are applied to the inputs.

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