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ADAU1462WBCPZ150RL

更新时间： 2024-02-10 17:51:41
品牌 Logo 应用领域
亚德诺 - ADI 商用集成电路
页数 文件大小 规格书
202页 10165K
描述
SigmaDSP Digital Audio Processor

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ADAU1462WBCPZ150RL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：HVQCCN,
针数：72Reach Compliance Code：compliant
风险等级：5.58商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-XQCC-N72长度：10 mm
湿度敏感等级：3功能数量：1
端子数量：72最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
座面最大高度：1 mm最大供电电压 (Vsup)：1.26 V
最小供电电压 (Vsup)：1.14 V表面贴装：YES
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：10 mm
Base Number Matches：1

ADAU1462WBCPZ150RL 数据手册

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ADAU1462/ADAU1466  
Data Sheet  
Serial Ports  
TA = −40°C to +105°C, DVDD = 1.2 V 5%, IOVDD = 1.8 V − 5% to 3.3 V + 10%, unless otherwise noted. BCLK in Table 8 refers to BCLK_  
OUT3 to BCLK_OUT0 and BCLK_IN3 to BCLK_IN0. LRCLK refers to LRCLK_OUT3 to LRCLK_OUT0 and LRCLK_IN3 to LRCKL_IN0.  
Table 8.  
Parameter  
fLRCLK  
tLRCLK  
fBCLK  
tBCLK  
tBIL  
tBIH  
tLIS  
tLIH  
tSIS  
Min Max  
192  
5.21  
Unit Description  
kHz  
μs  
LRCLK frequency  
LRCLK period  
24.576 MHz BCLK frequency, sample rate ranging from 6 kHz to 192 kHz  
40.7  
10  
14.5  
20  
5
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
BCLK period  
BCLK low pulse width, slave mode; BCLK frequency = 24.576 MHz; BCLK period = 40.6 ns  
BCLK high pulse width, slave mode; BCLK frequency = 24.576 MHz; BCLK period = 40.6 ns  
LRCLK setup to BCLK_INx input rising edge, slave mode; LRCLK frequency = 192 kHz  
LRCLK hold from BCLK_INx input rising edge, slave mode; LRCLK frequency = 192 kHz  
SDATA_INx setup to BCLK_INx input rising edge  
SDATA_INx hold from BCLK_INx input rising edge  
BCLK_OUTx output falling edge to LRCLK_OUTx output timing skew, slave  
SDATA_OUTx delay in slave mode from BCLK_OUTx output falling edge; serial outputs function in  
slave mode at all valid sample rates, provided that the external circuit design provides sufficient  
electrical signal integrity  
5
5
tSIH  
tTS  
tSODS  
10  
35  
tSODM  
tTM  
10  
5
ns  
ns  
SDATA_OUTx delay in master mode from BCLK_OUTx output falling edge  
BCLK falling edge to LRCLK timing skew, master  
tLIH  
tBIH  
tBCLK  
BCLK_INx  
tBIL  
tLIS  
tTM  
LRCLK_INx  
SDATA_INx  
tLRCLK  
tSIS  
LEFT JUSTIFIED MODE  
(SERIAL_BYTE_x_0[4:3], (DATA_FMT) = 0b01)  
MSB – 1  
MSB  
tSIH  
tSIS  
SDATA_INx  
2
I S MODE  
MSB  
tSIH  
(SERIAL_BYTE_x_0[4:3], (DATA_FMT) = 0b00)  
SDATA_INx  
RIGHT JUSTIFIED MODES  
(SERIAL_BYTE_x_0[4:3], (DATA_FMT) = 0b10  
OR  
tSIS  
tSIS  
SERIAL_BYTE_x_0[4:3], (DATA_FMT) = 0b11)  
t
SIH  
Figure 4. Serial Input Port Timing Specifications  
tBIH  
tBCLK  
TS  
BCLK_OUTx  
tBIL  
LRCLK_OUTx  
tLRCLK  
SDATA_OUTx  
LEFT JUSTIFIED MODE  
(SERIAL_BYTE_x_0 [4:3] (DATA_FMT) = 0b01)  
SDATA_OUTx  
2
I S MODE  
(SERIAL_BYTE_x_0 [4:3] (DATA_FMT) = 0b00)  
SDATA_OUTx  
RIGHT JUSTIFIED MODES  
tSODS  
tSODM  
(SERIAL_BYTE_x_0 [4:3] (DATA_FMT) = 0b10  
OR  
LSB  
MSB  
SERIAL_BYTE_x_0 [4:3] (DATA_FMT) = 0b11)  
Figure 5. Serial Output Port Timing Specifications  
Rev. C | Page 10 of 202  
 
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