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ADAU1461WBCPZ

更新时间： 2024-02-05 13:45:57
品牌 Logo 应用领域
亚德诺 - ADI 解码器编解码器消费电路商用集成电路
页数 文件大小 规格书
88页 2025K
描述
SigmaDSP Stereo, Low Power, 96 kHz, 24-Bit Audio Codec with Integrated PLL

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ADAU1461WBCPZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.31.00.01风险等级：5.81
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：S-XQCC-N32
JESD-609代码：e3长度：5 mm
湿度敏感等级：1功能数量：1
端子数量：32最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC32,.2SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：225电源：3.3 V
认证状态：Not Qualified座面最大高度：1 mm
子类别：Other Consumer ICs最大供电电压 (Vsup)：3.65 V
最小供电电压 (Vsup)：2.97 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：5 mmBase Number Matches：1

ADAU1461WBCPZ 数据手册

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ADAU1461  
R65: Clock Enable 0, 16,633 (0x40F9)  
This register disables or enables the digital clock engine for different blocks within the ADAU1461. For maximum power saving, use this  
register to disable blocks that are not being used.  
Bit 7  
Bit 6  
Bit 5  
Bit 4  
Bit 3  
Bit 2  
Bit 1  
Bit 0  
Reserved  
SLEWPD  
ALCPD  
DECPD  
SOUTPD  
SPPD  
INTPD  
SINPD  
Table 88. Clock Enable 0 Register  
Bits  
Bit Name  
Description  
6
SLEWPD  
Codec slew digital clock engine enable. When powered down, the analog playback path volume controls are  
disabled and stay set to their current state.  
0 = powered down (default).  
1 = enabled.  
5
4
3
2
1
0
ALCPD  
DECPD  
SOUTPD  
INTPD  
SINPD  
SPPD  
ALC digital clock engine enable.  
0 = powered down (default).  
1 = enabled.  
Decimator resync (dejitter) digital clock engine enable.  
0 = powered down (default).  
1 = enabled.  
Serial routing outputs digital clock engine enable.  
0 = powered down (default).  
1 = enabled.  
Interpolator resync (dejitter) digital clock engine enable.  
0 = powered down (default).  
1 = enabled.  
Serial routing inputs digital clock engine enable.  
0 = powered down (default).  
1 = enabled.  
Serial port digital clock engine enable.  
0 = powered down (default).  
1 = enabled.  
R66: Clock Enable 1, 16,634 (0x40FA)  
This register enables Digital Clock Generator 0 and Digital Clock Generator 1. Digital Clock Generator 0 generates sample rates for the  
ADCs, DACs, and DSP. Digital Clock Generator 1 generates BCLK and LRCLK for the serial port when the part is in master mode. For  
maximum power saving, use this register to disable clocks that are not being used.  
Bit 7  
Bit 6  
Bit 5  
Bit 4  
Reserved  
Bit 3  
Bit 2  
Bit 1  
Bit 0  
CLK0  
CLK1  
Table 89. Clock Enable 1 Register  
Bits  
Bit Name  
Description  
1
CLK1  
Digital Clock Generator 1.  
0 = off (default).  
1 = on.  
0
CLK0  
Digital Clock Generator 0.  
0 = off (default).  
1 = on.  
Rev. 0 | Page 82 of 88  
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型号 品牌 描述 获取价格 数据表
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