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ADAU1452WBCPZ-RL

更新时间： 2024-01-13 00:13:50
品牌 Logo 应用领域
亚德诺 - ADI 商用集成电路
页数 文件大小 规格书
180页 9219K
描述
SigmaDSP Digital Audio Processor

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ADAU1452WBCPZ-RL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：HVQCCN,
针数：72Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.31.00.01
风险等级：1.55商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-XQCC-N72JESD-609代码：e3
长度：10 mm湿度敏感等级：3
功能数量：1端子数量：72
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260座面最大高度：1 mm
最大供电电压 (Vsup)：3.63 V最小供电电压 (Vsup)：2.97 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：10 mm
Base Number Matches：1

ADAU1452WBCPZ-RL 数据手册

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ADAU1452/ADAU1451/ADAU1450  
SPECIFICATIONS  
Data Sheet  
AVDD = 3.3 V 10%, DVDD = 1.2 V 5%, PVDD = 3.3 V 10%, IOVDD = 1.8 V − 10% to 3.3 V + 10%, TA = 25°C, master clock input =  
12.288 MHz, core clock (fCORE) = 294.912 MHz, I/O pins set to low drive setting, unless otherwise noted.  
Table 2.  
Parameter  
Min  
Typ  
Max  
Unit Test Conditions/Comments  
POWER  
Supply Voltage  
Analog Voltage (AVDD)  
Digital Voltage (DVDD)  
2.97  
1.14  
3.3  
1.2  
3.63  
1.26  
V
V
Supply for analog circuitry, including auxiliary ADC  
Supply for digital circuitry, including the DSP core, ASRCs, and  
signal routing  
PLL Voltage (PVDD)  
I/O Supply Voltage (IOVDD)  
Supply Current  
2.97  
1.71  
3.3  
3.3  
3.63  
3.63  
V
V
Supply for phase-locked loop (PLL) circuitry  
Supply for input/output circuitry, including pads and level shifters  
Analog Current (AVDD)  
Idle State  
Reset State  
1.5  
0
1.9  
9.5  
0
1.73  
5
6.5  
10  
7.3  
8.5  
2
mA  
µA  
µA  
mA  
µA  
µA  
40  
40  
13  
40  
40  
Power applied, chip not programmed  
Power applied, RESET held low  
PLL Current (PVDD)  
Idle State  
Reset State  
12.288 MHz MCLK with default PLL settings  
Power applied, PLL not configured  
Power applied, RESET held low  
3.9  
I/O Current (IOVDD)  
Dependent on the number of active serial ports, clock pins, and  
characteristics of external loads  
Operation State  
53  
22  
0.3  
mA  
mA  
mA  
IOVDD = 3.3 V; all serial ports are clock masters  
IOVDD = 1.8 V; all serial ports are clock masters  
IOVDD = 1.8 V − 10% to 3.3 V + 10%  
Power-Down State  
Digital Current (DVDD)  
Operation State, ADAU1452  
Maximum Program  
2.5  
350  
100  
415  
mA  
mA  
Typical Program  
Test program includes 16-channel I/O, 10-band EQ per channel,  
all ASRCs active  
Minimal Program  
Operation State, ADAU1451  
Maximum Program  
Typical Program  
85  
mA  
Test program includes 2-channel I/O, 10-band EQ per channel  
350  
100  
415  
250  
mA  
mA  
Test program includes 16-channel I/O, 10-band EQ per channel,  
all ASRCs active  
Test program includes 2-channel I/O, 10-band EQ per channel  
Minimal Program  
Operation State, ADAU1450  
Maximum Program  
Typical Program  
85  
mA  
125  
65  
mA  
mA  
fCORE = 147.456 MHz  
Test program includes 16-channel I/O, 10-band EQ per channel,  
f
CORE = 147.456 MHz  
Test program includes 2-channel I/O, 10-band EQ per channel,  
CORE = 147.456 MHz  
Minimal Program  
55  
mA  
f
Idle State  
Reset State  
20  
20  
95  
95  
mA  
mA  
Power applied, DSP not enabled  
Power applied, RESET held low  
ASYNCHRONOUS SAMPLE RATE  
CONVERTERS  
Dynamic Range  
I/O Sample Rate  
I/O Sample Rate Ratio  
THD + N  
139  
dB  
kHz  
A-weighted, 20 Hz to 20 kHz  
6
1:8  
192  
7.75:1  
−120  
dB  
mS  
V
CRYSTAL OSCILLATOR  
Transconductance  
REGULATOR  
8.3  
10.6  
1.2  
13.4  
DVDD Voltage  
1.14  
Regulator maintains typical output voltage up to a maximum  
800 mA load; IOVDD = 1.8 V − 10% to 3.3 V + 10%  
Rev. C | Page 6 of 180  
 
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