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ADAU1452WBCPZ-RL

更新时间： 2024-01-17 22:41:10

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亚德诺 - ADI		商用集成电路
页数	文件大小	规格书
180页	9219K
描述
SigmaDSP Digital Audio Processor

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ADAU1452WBCPZ-RL 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	HVQCCN,
针数：	72	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.31.00.01
风险等级：	1.55	商用集成电路类型：	CONSUMER CIRCUIT
JESD-30 代码：	S-XQCC-N72	JESD-609代码：	e3
长度：	10 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	72
最高工作温度：	105 °C	最低工作温度：	-40 °C
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	座面最大高度：	1 mm
最大供电电压 (Vsup)：	3.63 V	最小供电电压 (Vsup)：	2.97 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	10 mm
Base Number Matches：	1

ADAU1452WBCPZ-RL 数据手册

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Data Sheet

ADAU1452/ADAU1451/ADAU1450

Auxiliary ADC

T_A= −40°C to +105°C, DVDD = 1.2 V 5%, AVDD = 3.3 V 10%, IOVDD = 1.8 V − 10% to 3.3 V + 10%, unless otherwise noted.

Table 5.

Parameter

Min

Typ

Max

Unit

Bits

RESOLUTION

FULL-SCALE ANALOG INPUT

NONLINEARITY

AVDD

Integrated Nonlinearity (INL)

Differential Nonlinearity (DNL)

GAIN ERROR

−2

LSB

kΩ

INPUT IMPEDANCE

SAMPLE RATE

200

f_CORE/6144

TIMING SPECIFICATIONS

Master Clock Input

T_A= −40°C to +105°C, DVDD = 1.2 V 5%, IOVDD = 1.8 V − 10% to 3.3 V + 10%, unless otherwise noted.

Table 6.

Parameter

Min

Max

Unit

Description

MASTER CLOCK INPUT (MCLK)

f_MCLK

t_MCLK

2.375

27.8

421

MHz

MCLK frequency

MCLK period

t_MCLKD

t_MCLKH

t_MCLKL

CLKOUT Jitter

CORE CLOCK

f_CORE

MCLK duty cycle

MCLK width high

MCLK width low

Cycle-to-cycle rms average

0.25 × t_MCLK

0.75 × t_MCLK

106

ADAU1452 and ADAU1451

152

294.912

147.456

MHz

System (DSP core) clock frequency; PLL

feedback divider ranges from 64 to 108

System (DSP core) clock frequency; PLL

feedback divider ranges from 64 to 108

ADAU1450

t_CORE

ADAU1452 and ADAU1451

ADAU1450

3.39

6.78

System (DSP core) clock period

t_MCLK

MCLK

t_MCLKH

t_MCLKL

Figure 3. Master Clock Input Timing Specifications

Reset

T_A= −40°C to +105°C, DVDD = 1.2 V 5%, IOVDD = 1.8 V − 10% to 3.3 V + 10%.

Table 7.

Parameter

Min

Max

Unit

Description

Reset pulse width low

RESET

t_WRST

RESET

Figure 4. Reset Timing Specification

Rev. C | Page 9 of 180

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型号	品牌	替代类型	描述	数据表
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ADAU1461	ADI	获取价格	SigmaDSP Stereo, Low Power, 96 kHz, 24-Bit Audio Codec with Integrated PLL
ADAU1461WBCPZ	ADI	获取价格	SigmaDSP Stereo, Low Power, 96 kHz, 24-Bit Audio Codec with Integrated PLL
ADAU1461WBCPZ-R7	ADI	获取价格	SigmaDSP Stereo, Low Power, 96 kHz, 24-Bit Audio Codec with Integrated PLL
ADAU1461WBCPZ-RL	ADI	获取价格	SigmaDSP Stereo, Low Power, 96 kHz, 24-Bit Audio Codec with Integrated PLL
ADAU1462	ADI	获取价格	SigmaDSP Digital Audio Processor
ADAU1462WBCPZ150	ADI	获取价格	SigmaDSP Digital Audio Processor
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