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AD9875BSTZ

更新时间： 2024-01-22 22:18:03
品牌 Logo 应用领域
亚德诺 - ADI 调制解调器
页数 文件大小 规格书
24页 286K
描述
IC SPECIALTY TELECOM CIRCUIT, PQFP48, LQFP-48, Telecom IC:Other

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AD9875BSTZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP,针数：48
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.7JESD-30 代码：S-PQFP-G48
JESD-609代码：e3长度：7 mm
功能数量：1端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
座面最大高度：1.6 mm标称供电电压：3.3 V
表面贴装：YES技术：CMOS
电信集成电路类型：TELECOM CIRCUIT温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
Base Number Matches：1

AD9875BSTZ 数据手册

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(continued)  
AD9875–SPECIFICATIONS  
Test  
P aram eter  
Tem p  
Level  
Min  
Typ  
Max  
Unit  
T x PAT H INT ERFACE  
Maximum Input Nibble Rate, 2× Interp.  
Full  
Full  
Full  
II  
II  
II  
128  
3.0  
0
MHz  
ns  
ns  
T x-Set Up T ime (tSU  
T x-Hold T ime (tHD  
)
)
Rx PAT H INT ERFACE  
Maximum Output Nibble Rate  
Full  
Full  
Full  
I
II  
II  
110  
1.5  
MHz  
ns  
ns  
Rx-DataValid T ime (tVT  
)
3.0  
Rx-Data Hold T ime (tHT  
)
CMOS LOGIC INPUT S  
Logic “1” Voltage  
Logic “0” Voltage  
Logic “1” Current  
Logic “0” Current  
Input Capacitance  
Full  
Full  
Full  
Full  
25°C  
II  
II  
II  
II  
VDRVDD – 0.7  
V
V
µA  
µA  
µF  
0.4  
12  
12  
III  
3
CMOS LOGIC OUT PUT S (1 mA Load)  
Logic “1” Voltage  
Logic “0” Voltage  
Full  
Full  
Full  
II  
II  
II  
VDRVDD – 0.6  
1.5  
V
V
ns  
0.4  
2.5  
Digital Output Rise/Fall T ime  
POWER SUPPLY  
All Blocks Powered Up  
IS_T OT AL (T otal Supply Current)  
IS_T OT AL (T x_QUIET Pin Asserted)  
Digital Supply Current (IDRVDD + IDVDD  
Full  
I
262  
172  
77  
288  
mA  
mA  
mA  
mA  
25°C  
25°C  
25°C  
III  
III  
III  
)
Analog Supply Current (IAVDD  
)
185  
Power Consumption of Functional Blocks:  
Rx LPF  
ADC and FPGA  
Rx Reference  
Interpolator  
DAC  
PLL-B  
PLL-A  
Voltage Regulator Controller  
All Blocks Powered Down  
Supply Current IS, fOSCIN = 32 MHz  
Supply Current IS, fOSCIN Idle  
Power Supply Rejection  
T x Path (∆VS = ꢀ10%)  
Rx Path (∆VS = ꢀ10%)  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
III  
III  
III  
III  
III  
III  
III  
III  
110  
55  
2
33  
18  
8
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
24  
1
Full  
Full  
II  
II  
19  
10  
22  
12  
mA  
mA  
25°C  
25°C  
III  
III  
62  
54  
dB  
dB  
SERIAL CONT ROL BUS  
Maximum SCLK Frequency (fSCLK  
Clock Pulsewidth High (tPWH  
)
Full  
Full  
Full  
Full  
Full  
Full  
Full  
II  
II  
II  
II  
II  
II  
II  
25  
18  
18  
MHz  
ns  
ns  
ms  
ns  
ns  
)
Clock Pulsewidth Low (tPWL  
Clock Rise/Fall T ime  
)
1
Data/Chip-Select Setup T ime (tDS  
)
25  
0
Data Hold T ime (tDH  
Data Valid T ime (tDV  
)
)
20  
ns  
RECEIVE-T O-T RANSMIT ISOLAT ION  
(10 MHz, Full-Scale Sinewave Output/Output)  
Isolation: T x Path to Rx Path, Gain = +36 dB  
Isolation: Rx Path to T x Path, Gain = –6 dB  
25°C  
25°C  
III  
III  
–75  
–70  
dB  
dB  
VOLT AGE REGULAT OR CONT ROLLER  
Output Voltage (VFB with SI2301 Connected)  
Line Regulation (∆VFB%/∆VDVDD% × 100%)  
Full  
I
1.25  
250  
1.30  
100  
60  
1.35  
V
%
mΩ  
mA  
25°C  
25°C  
Full  
III  
III  
II  
Load Regulation (∆VFB/∆ILOAD  
)
Maximum Load Current (ILOAD  
)
Specifications subject to change without notice.  
–4–  
REV. 0  
1234567...24

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