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AD9856ASTZ

更新时间： 2024-02-29 01:43:22

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亚德诺 - ADI		电信电信集成电路
页数	文件大小	规格书
37页	792K
描述
CMOS 200 MHz Quadrature Digital Upconverter

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AD9856ASTZ 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	LFQFP,	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	5A991.B
HTS代码：	8542.39.00.01	风险等级：	1.47
JESD-30 代码：	S-PQFP-G48	JESD-609代码：	e3
长度：	7 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.6 mm	标称供电电压：	3 V
表面贴装：	YES	技术：	CMOS
电信集成电路类型：	TELECOM CIRCUIT	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	7 mm
Base Number Matches：	1

AD9856ASTZ 数据手册

AD9856

Table 4. Functional Block Mode Descriptions

Functional Block

Mode Description

Operating Modes

1. Complex quadrature modulator mode.

2. Single-tone output mode.

Input Data Format

Input Sample Rate

Programmable: 12-bit, 6-bit, or 3-bit input formats. Data input to the AD9856 is 12-bit, twos complement. Complex

I/Q symbol component data is required to be at least 2× oversampled, depending upon configuration.

Up to 50 Msamples/sec @ 200 MHz SYSCLK rate.

Input Reference

Clock Frequency

For DC to 80 MHz A_OUToperation (200 MHz SYSCLK rate) with REFCLK multiplier enabled: 10 MHz to50 MHz,

programmable via control bus; with REFCLK multiplier disabled: 200 MHz.

Note: For optimum data synchronization, the AD9856 reference clock and the input data clock should be derived

from the same clock source.

Internal Reference

Clock Multiplier

Programmable in integer steps over the range of 4× to 20×. Can be disabled (effective REFCLK multiplier = 1) via

control bus. Output of REFCLK multiplier = SYSCLK rate, which is the internal clock rate applied to the DDS and DAC

function.

Profile Select

Interpolating Range

Half-Band Filters

Four pin-selectable, preprogrammed formats. Available for modulation and single-tone operating modes.

Fixed 4×, selectable 2×, and selectable 2× to 63× range.

Interpolating filters that provide upsampling and reduce the effects of the CIC passband roll-off characteristics.

TxENABLE Function– When burst mode is enabled via the control bus, the rising edge of the applied TxENABLE pulse should be

Burst Mode coincident with, and frame, the input data packet. This establishes data sampling synchronization.

TxENABLE Function– When continuous mode is enabled via the control bus, the TxENABLE pin becomes an I/Q control line. A Logic 1

Continuous Mode

on TxENABLE indicates I data is being presented to the AD9856. A Logic 0 on TxENABLE indicates Q data is being

presented to the AD9856. Each rising edge of TxENABLE resynchronizes the AD9856 input sampling capability.

Inverse SINC Filter

I/Q Channel Invert

Full Sleep Mode

Precompensates for SIN(x)/x roll-off of DAC; user bypassable.

[I ×Cos(ωt) + Q ×Sin(ωt)] or [I ×Cos(ωt) − Q ×Sin(ωt)] (default), configurable via control bus, per profile.

Power dissipation reduced to less than 6 mW when full sleep mode is active; programmable via the control bus.

Rev. C | Page 7 of 36

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