AD9548

更新时间： 2024-01-04 06:34:50

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亚德诺 - ADI		时钟发生器
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112页	1935K
描述
Quad/Octal Input Network Clock Generator/Synchronizer

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AD9548 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	88
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.64
JESD-30 代码：	S-XQCC-N88	JESD-609代码：	e3
长度：	12 mm	湿度敏感等级：	3
端子数量：	88	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	1000 MHz	认证状态：	Not Qualified
座面最大高度：	0.9 mm	最大供电电压：	1.89 V
最小供电电压：	1.71 V	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	12 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

AD9548 数据手册

AD9548

REFERENCE SWITCHOVER SPECIFICATIONS

Table 10.

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

REFERENCE SWITCHOVER SPECIFICATIONS

Maximum Output Phase Perturbation (Phase

Build-Out Switchover)

200

Assumes a jitter-free reference; satisfies

Telcordia GR-1244-CORE requirements

Maximum Time/Time Slope (Hitless

Switchover)

315

65,535

ns/sec

Minimum/maximum values are

programmable upper bounds; a minimum

value ensures <10% error; satisfies

Telcordia GR-1244-CORE requirements

Time Required to Switch to a New Reference

Hitless Switchover

sec

Calculated using the nominal phase

detector period (NPDP = R/f_REF

)

Phase Build-Out Switchover

Calculated using the nominal phase

detector period (NPDP = R/f_REF

)

¹f_REFis the frequency of the active reference; R is the frequency division factor determined by the R-divider.

DISTRIBUTION CLOCK OUTPUTS (OUT0 TO OUT3)

Table 11.

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

LVPECL MODE

Using internal current setting resistor

Maximum Output Frequency

Rise/Fall Time (20% to 80%)

Duty Cycle

725

180

MHz

315

100 Ω termination across output pins

Differential Output Voltage Swing

630

770

910

Magnitude of voltage across pins; output

driver static

Common-Mode Output Voltage

LVDS MODE

AVDD3

− 1.5

AVDD3 − 1.3

AVDD3 −

1.05

Output driver static

Using internal current setting resistor

(nominal 3.12 kΩ)

Maximum Output Frequency

Rise/Fall Time¹(20% to 80%)

Duty Cycle

725

200

MHz

350

100 Ω termination across the output pair

Differential Output Voltage Swing

Balanced, V_OD

247

454

Voltage swing between output pins;

output driver static

Absolute difference between voltage

swing of normal pin and inverted pin;

output driver static

Unbalanced, ΔV_OD

Offset Voltage

Common-Mode, V_OS

Common-Mode Difference, ΔV_OS

1.125

1.375

Output driver static

Voltage difference between pins; output

driver static

Short-Circuit Output Current

CMOS MODE

Output driver static

Weak drive option not supported for

operating the CMOS drivers using a 1.8 V

supply

Maximum Output Frequency

3.3 V Supply

10 pF load

Strong Drive Strength Setting

Weak Drive Strength Setting

1.8 V Supply

250

150

MHz

Rev. 0 | Page 8 of 112

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