AD9548

更新时间： 2024-02-03 16:31:22

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亚德诺 - ADI		时钟发生器
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112页	1935K
描述
Quad/Octal Input Network Clock Generator/Synchronizer

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AD9548 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	88
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.64
JESD-30 代码：	S-XQCC-N88	JESD-609代码：	e3
长度：	12 mm	湿度敏感等级：	3
端子数量：	88	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	1000 MHz	认证状态：	Not Qualified
座面最大高度：	0.9 mm	最大供电电压：	1.89 V
最小供电电压：	1.71 V	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	12 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

AD9548 数据手册

AD9548

SPECIFICATIONS

Minimum (min) and maximum (max) values apply for the full range of supply voltage and operating temperature variations. Typical (typ)

values apply for AVDD3 = DVDD_I/O = 3.3 V; AVDD = DVDD= 1.8 V; T_A= 25°C; I_DAC= 20 mA (full scale), unless otherwise noted.

SUPPLY VOLTAGE

Table 1.

Parameter

SUPPLY VOLTAGE

DVDD3

DVDD

AVDD3

3.3 V Supply (Typical)

1.8 V Supply (Alternative)

AVDD

Min

Typ

Max

Unit

Test Conditions/Comments

3.135

1.71

3.135

1.71

3.30

1.80

3.30

1.80

3.465

1.89

3.465

1.89

Pin 7, Pin 82

Pin 1, Pin 6, Pin 12, Pin 14, Pin 15, Pin 77, Pin 83, Pin 88

Pin 21, Pin 22, Pin 47, Pin 60, Pin 66, Pin 67, Pin 73

Pin 31, Pin 37, Pin 38, Pin 44

Pin 23, Pin 24, Pin 29, Pin 34, Pin 41, Pin 50, Pin 55, Pin 59,

Pin 63, Pin 70, Pin 74

1.71

1.89

SUPPLY CURRENT

The test conditions for the maximum (max) supply current are the same as the test conditions for the All Blocks Running parameter of Table 3.

The test conditions for the typical (typ) supply current are the same as the test conditions for the Typical Configuration parameter of Table 3.

Table 2.

Parameter

SUPPLY CURRENT

I_DVDD3

I_DVDD

I_AVDD3

Min

Typ

Max

Unit

Test Conditions/Comments

1.5

190

215

Pin 7, Pin 82

Pin 1, Pin 6, Pin 12, Pin 14, Pin 15, Pin 77, Pin 83, Pin 88

Pin 21, Pin 22, Pin 47, Pin 60, Pin 66, Pin 67, Pin 73

I_AVDD3

3.3 V Supply (Typical)

1.8 V Supply (Alternative)

I_AVDD

135

110

163

Pin 31, Pin 37, Pin 38, Pin 44

Pin 23, Pin 24, Pin 29, Pin 34, Pin 41, Pin 50, Pin 55, Pin 59,

Pin 63, Pin 70, Pin 74

POWER DISSIPATION

Table 3.

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

POWER DISSIPATION

Typical Configuration

800

1100

f_SYSCLK= 20 MHz¹; f_S= 1 GHz²; f_DDS= 122.88 MHz³; one

LVPECL clock distribution output running at 122.88 MHz

(all others powered down); one input reference running

at 100 MHz (all others powered down)

All Blocks Running

Full Power-Down

900

1400

f_SYSCLK= 20 MHz¹; f_S= 1 GHz²; f_DDS= 399 MHz³; all clock

distribution outputs configured as LVPECL at 399 MHz; all

input references configured as differential at 100 MHz;

fractional-N active (R = 10, S = 39, U = 9, V = 10)

Conditions = typical configuration; no external pull-up or

pull-down resistors

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