AD9520-0

更新时间： 2024-02-11 05:18:12

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亚德诺 - ADI		时钟发生器
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84页	1667K
描述
12 LVPECL/24 CMOS Output Clock Generator with Integrated 2.8 GHz VCO

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AD9520-0 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.64
Is Samacsys：	N	JESD-30 代码：	S-XQCC-N64
JESD-609代码：	e3	长度：	9 mm
湿度敏感等级：	3	端子数量：	64
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	250 MHz	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	33.33 MHz	认证状态：	Not Qualified
座面最大高度：	1 mm	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	9 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

AD9520-0 数据手册

AD9520-0

TIMING CHARACTERISTICS

Table 5.

Parameter

Min Typ

Max

Unit

Test Conditions/Comments

LVPECL OUTPUT RISE/FALL TIMES

Output Rise Time, t_RP

Termination = 50 Ω to VS_DRV − 2 V

130

170

20ꢀ to 80ꢀ, measured differentially (rise/fall

times are independent of VS and are valid for

VS_DRV = 3.3 V and 2.5 V)

Output Fall Time, t_FP

130

170

80ꢀ to 20ꢀ, measured differentially (rise/fall

times are independent of VS and are valid for

VS_DRV = 3.3 V and 2.5 V)

PROPAGATION DELAY, t_PECL, CLK-TO-LVPECL OUTPUT

For All Divide Values

850

800

1050 1280 ps

High frequency clock distribution configuration

Clock distribution configuration

970

1.0

1180 ps

ps/°C

Variation with Temperature

OUTPUT SKEW, LVPECL OUTPUTS¹

LVPECL Outputs That Share the Same Divider

Termination = 50 Ω to VS_DRV − 2 V

VS_DRV = 3.3 V

VS_DRV = 2.5 V

VS_DRV = 3.3 V

VS_DRV = 2.5 V

190

LVPECL Outputs on Different Dividers

All LVPECL Outputs Across Multiple Parts

CMOS OUTPUT RISE/FALL TIMES

Output Rise Time, t_RC

VS_DRV = 3.3 V and 2.5 V

Termination = open

750

715

965

890

960

890

1280 ps

1100 ps

20ꢀ to 80ꢀ; C_LOAD= 10 pF; VS_DRV = 3.3 V

80ꢀ to 20ꢀ; C_LOAD= 10 pF; VS_DRV = 3.3 V

20ꢀ to 80ꢀ; C_LOAD= 10 pF; VS_DRV = 2.5 V

80ꢀ to 20ꢀ; C_LOAD= 10 pF; VS_DRV = 2.5 V

Clock distribution configuration

VS_DRV = 3.3 V

Output Fall Time, t_FC

Output Rise Time, t_RC

Output Fall Time, t_FC

PROPAGATION DELAY, t_CMOS, CLK-TO-CMOS OUTPUT

For All Divide Values

2.1

2.75

3.35

3.55

VS_DRV = 2.5 V

Variation with Temperature

ps/°C VS_DRV = 3.3 V and 2.5 V

OUTPUT SKEW, CMOS OUTPUTS¹

CMOS Outputs That Share the Same Divider

VS_DRV = 3.3 V

VS_DRV = 2.5 V

VS_DRV = 3.3 V

VS_DRV = 2.5 V

VS_DRV = 3.3 V

VS_DRV = 2.5 V

105

240

285

600

620

All CMOS Outputs on Different Dividers

All CMOS Outputs Across Multiple Parts

OUTPUT SKEW, LVPECL-TO-CMOS OUTPUT¹

Outputs That Share the Same Divider

Outputs That Are on Different Dividers

All settings identical; different logic type

LVPECL to CMOS on same part

1.18 1.76

1.20 1.78

2.48

2.50

¹The output skew is the difference between any two similar delay paths while operating at the same voltage and temperature.

Rev. 0 | Page 8 of 84

1...5 6 789 10 11...84

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