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AD8382

更新时间： 2024-01-16 06:37:49
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亚德诺 - ADI /
页数 文件大小 规格书
24页 868K
描述
High Performance 12-Bit, 6-Channel Output, Decimating LCD DecDriver

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AD8382 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFN
包装说明：7 X 7 MM, MO-220-VKKD-2, LFCSP-48针数：48
Reach Compliance Code：unknown风险等级：5.77
数据输入模式：PARALLEL接口集成电路类型：LIQUID CRYSTAL DISPLAY DRIVER
JESD-30 代码：S-PQCC-N48JESD-609代码：e0
长度：7 mm湿度敏感等级：NOT SPECIFIED
复用显示功能：NO功能数量：1
区段数：6端子数量：48
最高工作温度：85 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：COMMERCIAL
座面最大高度：1 mm最大供电电压：3.6 V
最小供电电压：3 V标称供电电压：3.3 V
电源电压1-最大：18 V电源电压1-分钟：9 V
电源电压1-Nom：15.5 V表面贴装：YES
温度等级：OTHER端子面层：TIN LEAD
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7 mmBase Number Matches：1

AD8382 数据手册

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AD8382  
TYPICAL PERFORMANCE CHARACTERISTICS  
1.00  
0.75  
0.50  
0.25  
1.50  
1.25  
1.00  
0.75  
0.00  
–0.25  
–0.50  
–0.75  
–1.00  
–1.25  
–1.50  
0.50  
7V  
0.25  
0.00  
2V  
–0.25  
–0.50  
–0.75  
–1.00  
–20  
0
20  
40  
60  
80  
100 120 140 160 180  
–20  
0
20  
40  
60  
80  
100 120 140 160 180  
TIME (ns)  
TIME (ns)  
Figure 7. Output Settling Time (Rising Edge),  
CL = 200 pF, 5 V Step, INV = LOW  
Figure 10. Output Settling Time (Falling Edge),  
CL = 200 pF, 5 V Step, INV = LOW  
1.00  
0.75  
1.50  
1.25  
0.50  
1.00  
0.25  
0.75  
0.00  
0.50  
12V  
–0.25  
–0.50  
–0.75  
–1.00  
–1.25  
–1.50  
0.25  
0.00  
7V  
–0.25  
–0.50  
–0.75  
–1.00  
–20  
0
20  
40  
60  
80  
100 120 140 160 180  
–20  
0
20  
40  
60  
80  
100 120 140 160 180  
TIME (ns)  
TIME (ns)  
Figure 8. Output Settling Time (Rising Edge),  
CL = 200 pF, 5 V Step, INV = HIGH  
Figure 11. Output Settling Time (Falling Edge),  
CL = 200 pF, 5 V Step, INV = HIGH  
0pF, 12V  
47pF, 12V  
100pF, 12V  
150pF, 12V  
0pF, 7V  
47pF, 7V  
100pF, 7V  
150pF, 7V  
200pF, 12V  
250pF, 12V  
300pF, 12V  
200pF, 7V  
250pF, 7V  
300pF, 7V  
–15  
0
15  
30  
45  
60  
75  
90  
105 120 135  
–15  
0
15  
30  
45  
60  
75  
90  
105 120 135  
TIME (ns)  
TIME (ns)  
Figure 9. Output Settling Time (Rising Edge) vs. CL,  
5 V Step, INV = HIGH  
Figure 12. Output Settling Time (Falling Edge) vs. CL,  
5 V Step, INV = HIGH  
Rev. 0 | Page 8 of 24  
 
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