Datasheet > 微控制器和处理器 > 数字信号处理器> AD80066KRSZ

AD80066KRSZ

更新时间： 2024-02-29 15:28:06

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亚德诺 - ADI		微控制器和处理器外围集成电路数字信号处理器光电二极管 PC
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20页	333K
描述
Complete 16-Bit CCD/CIS Signal Processor

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AD80066KRSZ 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	SSOP
包装说明：	SSOP,	针数：	28
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	7.92
Is Samacsys：	N	桶式移位器：	NO
边界扫描：	NO	外部数据总线宽度：	8
格式：	FIXED POINT	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e3	长度：	10.2 mm
低功率模式：	YES	湿度敏感等级：	1
端子数量：	28	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	2 mm
最大供电电压：	5.25 V	最小供电电压：	4.75 V
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	5.3 mm
uPs/uCs/外围集成电路类型：	DIGITAL SIGNAL PROCESSOR, OTHER	Base Number Matches：	1

AD80066KRSZ 数据手册

AD80066

ANALOG INPUTS—SHA MODE

AD80066

Figure 19 shows the analog input configuration for the SHA

mode of operation. Figure 20 shows the internal timing for the

sampling switches. The input signal is sampled when CDSCLK2

transitions from high to low, opening S1. The voltage on the

OFFSET pin is also sampled on the falling edge of CDSCLK2,

when S2 opens. S3 is then closed, generating a differential

output voltage that represents the difference between the

sampled input voltage and the OFFSET voltage. The input

clamp is disabled during SHA mode operation.

VINA

VINB

VINC

A OFFSET

B OFFSET

C OFFSET

SHA

VOLTAGE

REFERENCE

FROM CIS

MODULE

AVDD

OFFSET

0.1µF

DC OFFSET

AD80066

2pF

VINA

CML

INPUT SIGNAL

2pF

OFFSET

VINB

Figure 21. SHA Mode Used with External DC Offset

CML

OPTIONAL DC OFFSET

(OR CONNECT TO GND)

PROGRAMMABLE GAIN AMPLIFIERS (PGA)

CML

The AD80066 uses one PGA for each channel. Each PGA has a

gain range from 1× (0 dB) to 5.8× (15.5 dB), adjustable in

64 steps. Figure 22 shows the PGA gain as a function of the

PGA register value. Although the gain curve is approximately

linear-in-dB, the gain in V/V varies nonlinearly with register

code, following the equation

CML

VINC

VIND

CML

5.9

Gain =

CML

63 − G

⎡

⎤

1 + 4.9

⎢

⎥

⎣

⎦

CML

where G is the decimal value of the gain register contents and

varies from 0 to 63.

Figure 19. SHA Mode Input Configuration (All Four Channels Are Identical)

5.9

5.0

4.0

3.0

2.0

1.0

S1, S2 CLOSED

S1, S2 OPEN

S1, S2 CLOSED

CDSCLK2

S3 CLOSED

S3 OPEN

(INTERNAL)

Figure 20. SHA Mode Internal Switch Timing

Figure 21 shows how the OFFSET pin can be used in a CIS

application for coarse offset adjustment. Many CIS signals have

dc offsets ranging from several hundred millivolts to more than

1 V. By connecting the appropriate dc voltage to the OFFSET pin,

the large dc offset is removed from the CIS signal. Then, the

signal can be scaled using the PGA to maximize the dynamic

range of the ADC.

8 12 16 20 24 28 32 36 40 44 48 52 56 60 63

PGA REGISTER VALUE (Decimal)

Figure 22. PGA Gain Transfer Function

Rev. A | Page 18 of 20

1...15 16 171819 20

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型号	品牌	描述	获取价格	数据表
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