AD7273BRMZ

更新时间： 2024-02-13 11:55:41

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亚德诺 - ADI		转换器模数转换器光电二极管 PC
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29页	549K
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3 MSPS,10-/12-Bit ADCs in 8-Lead TSOT

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AD7273BRMZ 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP8,.19	针数：	8
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.38
Is Samacsys：	N	最大模拟输入电压：	3.6 V
最小模拟输入电压：		最长转换时间：	0.25 µs
转换器类型：	ADC, SUCCESSIVE APPROXIMATION	JESD-30 代码：	S-PDSO-G8
JESD-609代码：	e3	长度：	3 mm
最大线性误差 (EL)：	0.0488%	湿度敏感等级：	1
模拟输入通道数量：	1	位数：	10
功能数量：	1	端子数量：	8
最高工作温度：	125 °C	最低工作温度：	-40 °C
输出位码：	BINARY	输出格式：	SERIAL
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP8,.19	封装形状：	SQUARE
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
电源：	2.5/3.3 V	认证状态：	Not Qualified
采样速率：	3 MHz	采样并保持/跟踪并保持：	TRACK
座面最大高度：	1.1 mm	子类别：	Analog to Digital Converters
标称供电电压：	3 V	表面贴装：	YES
温度等级：	AUTOMOTIVE	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	3 mm	Base Number Matches：	1

AD7273BRMZ 数据手册

AD7273/AD7274

Timing Example 2

TIMING EXAMPLES

The example in Figure 7 uses a 16 SCLK cycle, f_SCLK= 48 MHz,

and the throughput is 2.97 MSPS. This produces a cycle time

of t₂+ 12.5(1/f_SCLK) + t_ACQ= 336 ns, where t₂= 6 ns min and

For the AD7274, if

rising edge after the two leading zeros and 12 bits of the

conversion are provided, the part can achieve the fastest

is brought high during the 14^thSCLK

_ACQ= 70 ns. Figure 7 shows that t_ACQcomprises 2.5(1/f_SCLK) +

throughput rate, 3 MSPS. If

is brought high during the 16^th

t₈+ t_QUIET, where t₈= 14 ns max. This satisfies the minimum

requirement of 4 ns for t_QUIET.

SCLK rising edge after the two leading zeros, 12 bits of the

conversion, and two trailing zeros are provided, a throughput

rate of 2.97 MSPS is achievable. This is illustrated in the

following two timing examples.

Timing Example 1

In Figure 6, using a 14 SCLK cycle, f_SCLK= 48 MHz, and

the throughput is 3 MSPS. This produces a cycle time of

t₂+ 12.5(1/f_SCLK) + t_ACQ= 333 ns, where t₂= 6 ns min and

_ACQ= 67 ns. This satisfies the requirement of 60 ns for t_ACQ

Figure 6 also shows that t_ACQcomprises 0.5(1/f_SCLK) + t₉+ t_QUIET

where t₉= 4.2 ns max. This allows a value of 52.8 ns for t_QUIET

satisfying the minimum requirement of 4 ns.

t₁

t_CONVERT

t₂

t₆

SCLK

t₅

t₈

t₇

t₃

t_QUIET

t₄

ZERO

DB11

DB10

DB9

DB1

DB0

ZERO

SDATA

THREE-

STATE

THREE-STATE

TWO LEADING

ZEROS

TWO TRAILING

ZEROS

1/THROUGHPUT

Figure 5. AD7274 Serial Interface Timing 16 SCLK Cycle

t₁

t_CONVERT

t₂

t₆

SCLK

t₅

t₉

t₇

t₃

ZERO

t_QUIET

t₄

DB11

DB10

DB9

DB1

DB0

SDATA

THREE-

STATE

THREE-STATE

TWO LEADING

ZEROS

1/THROUGHPUT

Figure 6.AD7274 Serial Interface Timing 14 SCLK Cycle

t₁

t_CONVERT

t₂

SCLK

t₈

t_QUIET

12.5(1/f

SCLK

)

t_ACQUISITION

1/THROUGHPUT

Figure 7. Serial Interface Timing 16 SCLK Cycle

Rev. 0 | Page 8 of 28

1...6 7 8910 11 12...29

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