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AD7273BRMZ

更新时间： 2024-02-14 08:55:10
品牌 Logo 应用领域
亚德诺 - ADI 转换器模数转换器光电二极管PC
页数 文件大小 规格书
29页 549K
描述
3 MSPS,10-/12-Bit ADCs in 8-Lead TSOT

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AD7273BRMZ 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP8,.19针数：8
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.38
Is Samacsys：N最大模拟输入电压：3.6 V
最小模拟输入电压：最长转换时间：0.25 µs
转换器类型：ADC, SUCCESSIVE APPROXIMATIONJESD-30 代码：S-PDSO-G8
JESD-609代码：e3长度：3 mm
最大线性误差 (EL)：0.0488%湿度敏感等级：1
模拟输入通道数量：1位数：10
功能数量：1端子数量：8
最高工作温度：125 °C最低工作温度：-40 °C
输出位码：BINARY输出格式：SERIAL
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP8,.19封装形状：SQUARE
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：2.5/3.3 V认证状态：Not Qualified
采样速率：3 MHz采样并保持/跟踪并保持：TRACK
座面最大高度：1.1 mm子类别：Analog to Digital Converters
标称供电电压：3 V表面贴装：YES
温度等级：AUTOMOTIVE端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：3 mmBase Number Matches：1

AD7273BRMZ 数据手册

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AD7273/AD7274  
TIMING SPECIFICATIONS  
VDD = 2.35 V to 3.6 V; VREF = 2.35 to VDD; TA = TMIN to TMAX, unless otherwise noted.1 Guaranteed by characterization. All input signals  
are specified with tr = tf = 2 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.  
Table 4.  
Limit at TMIN, TMAX  
AD7273/AD7274  
Parameter  
Unit  
kHz min3  
Description  
2
fSCLK  
500  
48  
MHz max  
tCONVERT  
tQUIET  
14 × tSCLK  
12 × tSCLK  
4
AD7274  
AD7273  
ns min  
Minimum quiet time required between bus relinquish and start of  
next conversion  
t1  
t2  
3
ns min  
ns min  
ns max  
ns max  
ns min  
ns min  
ns min  
ns max  
ns min  
ns max  
μs max  
Minimum CS pulse width  
6
CS to SCLK setup time  
4
t3  
4
Delay from CS until SDATA three-state disabled  
Data access time after SCLK falling edge  
SCLK low pulse width  
SCLK high pulse width  
SCLK to data valid hold time  
SCLK falling edge to SDATA three-state  
SCLK falling edge to SDATA three-state  
CS rising edge to SDATA three-state  
Power-up time from full power-down  
4
t4  
15  
0.4 tSCLK  
0.4 tSCLK  
5
14  
5
4.2  
1
t5  
t6  
t7  
4
t8  
t9  
5
tPOWER-UP  
1 Sample tested during initial release to ensure compliance. All timing specifications given are with a 10 pF load capacitance. With a load capacitance greater than this  
value, a digital buffer or latch must be used.  
2 Mark/space ratio for the SCLK input is 40/60 to 60/40.  
3 Minimum fSCLK at which specifications are guaranteed.  
4 The time required for the output to cross the VIH or VIL voltage.  
5 See the Power-Up Times section  
t4  
t8  
SCLK  
SCLK  
V
V
IH  
1.4V  
SDATA  
SDATA  
IL  
Figure 2. Access Time After SCLK Falling Edge  
Figure 4. SCLK Falling Edge SDATA Three-State  
t7  
SCLK  
V
IH  
SDATA  
V
IL  
Figure 3. Hold Time After SCLK Falling Edge  
Rev. 0 | Page 7 of 28  
 
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