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AD7191BRUZ-REEL

更新时间： 2024-01-30 09:40:46

品牌	Logo	应用领域
罗彻斯特 - ROCHESTER		光电二极管
页数	文件大小	规格书
21页	1281K
描述
1-CH 24-BIT DELTA-SIGMA ADC, SERIAL ACCESS, PDSO24, ROHS COMPLIANT, PLASTIC, MO-153AD, TSSOP-24

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AD7191BRUZ-REEL 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	TSSOP,	针数：	24
Reach Compliance Code：	unknown	风险等级：	5.77
Is Samacsys：	N	最大模拟输入电压：	5 V
最小模拟输入电压：	-5 V	转换器类型：	ADC, DELTA-SIGMA
JESD-30 代码：	R-PDSO-G24	JESD-609代码：	e3
长度：	7.8 mm	最大线性误差 (EL)：	0.001%
湿度敏感等级：	1	模拟输入通道数量：	1
位数：	24	功能数量：	1
端子数量：	24	最高工作温度：	105 °C
最低工作温度：	-40 °C	输出位码：	BINARY, OFFSET BINARY
输出格式：	SERIAL	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	225
采样速率：	0.0048 MHz	座面最大高度：	1.2 mm
标称供电电压：	5 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	4.4 mm	Base Number Matches：	1

AD7191BRUZ-REEL 数据手册

AD7191

TIMING CHARACTERISTICS

Aꢀ_DD= ꢁ ꢀ to ±.2± ꢀ; Dꢀ_DD= 2.7 ꢀ to ±.2± ꢀ; AGND = DGND = 0 ꢀ, Input Logic 0 = 0 ꢀ, Input Logic 1 = Dꢀ_DD, unless otherwise noted.

Table 2.

Parameter^{1, 2}

Limit at T_MIN, T_MAX(B Version)

Unit

Conditions/Comments

SCLK high pulse width

SCLK low pulse width

t₃

t₄

100

ns min

Read Operation

t₁

ns min

ns max

ns min

ns max

ns min

ns max

ns min

PDOWN falling edge to DOUTꢀRDY active time

DV_DD= 4.75 V to 5.25 V

DV_DD= 2.7 V to 3.6 V

SCLK active edge to data valid delay⁴

DV_DD= 4.75 V to 5.25 V

DV_DD= 2.7 V to 3.6 V

Bus relinquish time after PDOWN inactive edge

t₂

5, 6

t₅

t₆

t₇

SCLK inactive edge to PDOWN inactive edge

SCLK inactive edge to DOUTꢀRDY high

¹Sample tested during initial release to ensure compliance. All input signals are specified with t_R= t_F= 5 ns (10% to ꢁ0% of DV_DD) and timed from a voltage level of 1.6 V.

²See Figure 3.

³These numbers are measured with the load circuit shown in Figure 2 and defined as the time required for the output to cross the V_OLor V_OHlimits.

⁴The SCLK active edge is the falling edge of SCLK.

⁵These numbers are derived from the measured time taken by the data output to change 0.5 V when loaded with the circuit shown in Figure 2. The measured number

is then extrapolated back to remove the effects of charging or discharging the 50 pF capacitor. This means that the times quoted in the timing characteristics are the

true bus relinquish times of the part and, as such, are independent of external bus loading capacitances.

⁶RDY

returns high after a read of the ADC. The digital word can be read only once.

(1.6mA WITH DV = 5V,

SINK

100µA WITH DV

= 3V)

OUTPUT

1.6V

50pF

(200µA WITH DV = 5V,

SOURCE

100µA WITH DV

= 3V)

Figure 2. Load Circuit for Timing Characterization

TIMING DIAGRAM

PDOWN (I)

t₅

t₁

t₆

DOUT/RDY (O)

t₂

t₇

t₃

SCLK (I)

t₄

NOTES

1. I = INPUT, O = OUTPUT

Figure 3. Read Cycle Timing Diagram

Rev. 0 | Page 6 of 20

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