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AD5611AKS-REEL7

更新时间: 2024-01-07 18:18:02
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亚德诺 - ADI /
页数 文件大小 规格书
17页 525K
描述
IC,D/A CONVERTER,SINGLE,10-BIT,CMOS,TSSOP,6PIN

AD5611AKS-REEL7 数据手册

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Preliminary Technical Data  
AD5601/AD5611/AD5621  
TIMING CHARACTERISTICS  
Table 2. VDD = 2.7 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted. See Figure 2.  
Parameter  
Limit6  
33  
13  
12  
13  
5
4.5  
0
33  
13  
Unit  
Test Conditions/Comments  
7
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
SCLK Cycle Time  
SCLK High Time  
SCLK Low Time  
t2  
t3  
t4  
t5  
t6  
t7  
t8  
t9  
SYNC  
to SCLK Falling Edge Setup Time  
Data Setup Time  
Data Hold Time  
SCLK Falling Edge to SYNC Rising Edge  
Minimum SYNC High Time  
SYNC  
Rising Edge to next SCLK Fall Ignore  
t4  
t2  
t1  
t9  
SCLK  
SYNC  
t8  
t3  
t7  
t6  
t5  
DIN  
D15  
D14  
D2  
D1  
D0  
D15  
D14  
Figure 2. Timing Diagram  
6 All input signals are specified with tr = tf = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
7 Maximum SCLK frequency is 30 MHz.  
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