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AD5533ABCZ-1 PDF预览

AD5533ABCZ-1

更新时间： 2024-01-15 13:44:45
品牌 Logo 应用领域
亚德诺 - ADI 放大器
页数 文件大小 规格书
16页 312K
描述
IC SAMPLE AND HOLD AMPLIFIER, PBGA74, 12 X 12 MM, LFBGA-74, Sample and Hold Circuit

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AD5533ABCZ-1 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：BGA
包装说明：LBGA,针数：74
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.35
最长采集时间：16 µs放大器类型：SAMPLE AND HOLD CIRCUIT
最大模拟输入电压：3 V最小模拟输入电压：
JESD-30 代码：S-PBGA-B74JESD-609代码：e1
长度：12 mm湿度敏感等级：3
功能数量：1端子数量：74
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装形状：SQUARE封装形式：GRID ARRAY, LOW PROFILE
峰值回流温度（摄氏度）：260认证状态：Not Qualified
采样并保持/跟踪并保持：SAMPLE座面最大高度：1.7 mm
供电电压上限：7 V标称供电电压 (Vsup)：5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：TIN SILVER COPPER端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：12 mm
Base Number Matches：1

AD5533ABCZ-1 数据手册

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AD5533  
TIMING CHARACTERISTICS  
PARALLEL INTERFACE  
Limit at TMIN, TMAX  
Parameter1, 2  
(A Version)  
Unit  
Conditions/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
0
0
50  
50  
20  
7
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
CS to WR Setup Time  
CS to WR Hold Time  
CS Pulsewidth Low  
WR Pulsewidth Low  
A4–A0, CAL, OFFS_SEL to WR Setup Time  
A4–A0, CAL, OFFS_SEL to WR Hold Time  
NOTES  
1See Interface Timing Diagram.  
2Guaranteed by design and characterization, not production tested.  
Specifications subject to change without notice.  
SERIAL INTERFACE  
Limit at TMIN, TMAX  
Parameter1, 2  
(A Version)  
Unit  
Conditions/Comments  
fCLKIN  
t1  
t2  
t3  
t4  
t5  
t6  
t73  
t83  
t9  
20  
20  
20  
15  
50  
10  
5
MHz max  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns max  
ns min  
ns min  
SCLK Frequency  
SCLK High Pulsewidth  
SCLK Low Pulsewidth  
SYNC Falling Edge to SCLK Falling Edge Setup Time  
SYNC Low Time  
DIN Setup Time  
DIN Hold Time  
5
SYNC Falling Edge to SCLK Rising Edge Setup Time for Read Back  
SCLK Rising Edge to DOUT Valid  
SCLK Falling Edge to DOUT High Impedance  
10th SCLK Falling Edge to SYNC Falling Edge for Read Back  
SCLK Falling Edge to SYNC Falling Edge Setup Time for Read Back  
20  
60  
400  
7
t10  
t11  
4
NOTES  
1See Serial Interface Timing Diagrams.  
2Guaranteed by design and characterization, not production tested.  
3These numbers are measured with the load circuit of Figure 2.  
4SYNC should be taken low while SCLK is low for read back.  
Specifications subject to change without notice.  
PARALLEL INTERFACE TIMING DIAGRAM  
t2  
t1  
t3  
t4  
CS  
I
200␮A  
OL  
TO  
OUTPUT  
PIN  
1.6V  
WR  
C
L
50pF  
t5  
t6  
I
200␮A  
OH  
A4–A0, CAL,  
OFFS SEL  
Figure 1. Parallel Write (ISHA Mode Only)  
Figure 2. Load Circuit for DOUT Timing Specifications  
–4–  
REV. A  
 
1234567...16

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