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AD5370BCPZ-REEL7

更新时间： 2024-02-29 03:54:51
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亚德诺 - ADI 转换器
页数 文件大小 规格书
28页 431K
描述
40-Channel, 16-Bit, Serial Input, Voltage-Output DAC

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AD5370BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC64,.35SQ,20针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.74
最大模拟输出电压：15.1 V最小模拟输出电压：-15.1 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-XQCC-N64
JESD-609代码：e3长度：9 mm
最大线性误差 (EL)：0.0061%湿度敏感等级：3
标称负供电电压：-15 V位数：16
功能数量：1端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC64,.35SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
电源：3/5,+-12/+-16.5 V认证状态：Not Qualified
座面最大高度：1 mm最大稳定时间：30 µs
标称安定时间 (tstl)：20 µs子类别：Other Converters
最大压摆率：20 mA标称供电电压：15 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：9 mm
Base Number Matches：1

AD5370BCPZ-REEL7 数据手册

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AD5370  
TIMING CHARACTERISTICS  
DVCC = 2.5 V to 5.5 V; VDD = 9 V to 16.5 V; VSS = −16.5 V to −4.5 V; VREF = 3 V; AGND = DGND = SIGGND = 0 V; CL = 200 pF to GND;  
RL = open circuit; gain (M), offset (C), and DAC offset registers at default values; all specifications TMIN to TMAX, unless otherwise noted.  
Table 4. SPI Interface  
Limit at TMIN, TMAX  
Parameter 1, 2, 3  
Unit  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
μs  
ns  
ns  
ns  
μs  
ns  
μs  
μs  
ns  
ns  
μs  
ns  
ns  
ns  
Description  
Min  
20  
8
Typ  
Max  
t1  
t2  
t3  
t4  
t5  
t6  
t7  
t8  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC falling edge to SCLK falling edge setup time  
8
11  
20  
10  
5
Minimum SYNC high time  
24th SCLK falling edge to SYNC rising edge  
Data setup time  
5
Data hold time  
4
t9  
42  
SYNC rising edge to BUSY falling edge  
BUSY pulse width low (single-channel update); see Table 8  
Single-channel update cycle time  
SYNC rising edge to LDAC falling edge  
LDAC pulse width low  
t10  
t11  
t12  
t13  
t14  
t15  
t16  
t17  
t18  
t19  
t20  
t21  
1.5  
600  
20  
10  
3
BUSY rising edge to DAC output response time  
BUSY rising edge to LDAC falling edge  
LDAC falling edge to DAC output response time  
DAC output settling time  
CLR/RESET pulse activation time  
RESET pulse width low  
0
3
20  
30  
140  
30  
400  
RESET time indicated by BUSY low  
Minimum SYNC high time in readback mode  
SCLK rising edge to SDO valid  
RESET rising edge to BUSY falling edge  
270  
5
t22  
25  
80  
t23  
1 Guaranteed by design and characterization, not production tested.  
2 All input signals are specified with tR = tF = 2 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.  
3 See Figure 4 and Figure 5.  
4 This is measured with the load circuit shown in Figure 2.  
5 This is measured with the load circuit shown in Figure 3.  
TIMING DIAGRAMS  
DV  
CC  
R
200µA  
I
OL  
L
2.2k  
Ω
TO  
OUTPUT  
PIN  
V
V
(MIN) – V (MAX)  
OL  
OL  
OH  
TO OUTPUT  
PIN  
C
L
2
C
L
50pF  
50pF  
200µA  
I
OH  
BUSY  
Figure 3. Load Circuit for SDO Timing Diagram  
Figure 2. Load Circuit for  
Timing Diagram  
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