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AD5293BRUZ-20

更新时间： 2024-02-26 15:22:31

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亚德诺 - ADI		数字电位计
页数	文件大小	规格书
20页	687K
描述
Single-Channel, 1024-Position, 1% R-Tolerance Digital Potentiometer

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AD5293BRUZ-20 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP14,.25	针数：	14
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.72
其他特性：	DEVICE SUPPORTS DUAL SUPPLY OPERATION	标称带宽：	0.52 kHz
控制接口：	3-WIRE SERIAL	转换器类型：	DIGITAL POTENTIOMETER
JESD-30 代码：	R-PDSO-G14	JESD-609代码：	e3
长度：	5 mm	湿度敏感等级：	1
标称负供电电压：	-15 V	功能数量：	1
位置数：	1024	端子数量：	14
最高工作温度：	105 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP14,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
电源：	+-10.5/+-16.5/21/33 V	认证状态：	Not Qualified
电阻定律：	LINEAR	最大电阻容差：	1%
最大电阻器端电压：	16.5 V	最小电阻器端电压：	-9 V
座面最大高度：	1.2 mm	子类别：	Digital Potentiometers
标称供电电压：	15 V	表面贴装：	YES
技术：	CMOS	标称温度系数：	35 ppm/ °C
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	40
标称总电阻：	20000 Ω	宽度：	4.4 mm
Base Number Matches：	1

AD5293BRUZ-20 数据手册

AD5293

INTERFACE TIMING SPECIFICATIONS

V_DD= V_SS

= 15 V, V_LOGIC= 2.7 V to 5.5 V, and −40°C < T_A< +105°C. All specifications T_MINto T_MAX, unless otherwise noted.

Table 3.

Parameter

Limit¹

400³

Unit

Test Conditions/Comments

t₁

ns min

ns max

μs max

ns max

ms max

ns max

ns min

ms max

SCLK cycle time

SCLK high time

SCLK low time

SYNC to SCLK falling edge setup time

Data setup time

Data hold time

SCLK falling edge to SYNC rising edge

Minimum SYNC high time

t₂

t₃

t₄

t₅

t₆

t₇

t₈

t₉

SYNC rising edge to next SCLK falling edge ignore

RDY rise to SYNC falling edge

t₁₀

t₁₁

2.4

410

1.5

450

SYNC rise to RDY fall time

t₁₂

RDY low time, RDAC register write command execute time (R-Perf mode)

RDY low time, RDAC register write command execute time (normal mode)

Software\hardware reset

RDY low time, RDAC register read command execute time

SCLK rising edge to SDO valid

t₁₃

t₁₄

t_RESET

Minimum RESET pulse width (asynchronous)

Power-on time to half scale

t_POWER-UP

¹All input signals are specified with t_R= t_F= 1 ns/V (10% to 90% of V_DD) and timed from a voltage level of (V_IL+ V_IH)/2.

²Maximum SCLK frequency = 50 MHz.

³Refer to t₁₂and t₁₃for RDAC register command operations.

⁴R_{PULL_UP}= 2.2 kΩ to V_LOGICwith a capacitance load of 168 pF.

⁵Typical power supply voltage slew rate of 2 ms/V.

DB9 (MSB)

DB0 (LSB)

DATA BITS

CONTROL BITS

Figure 2. Shift Register Contents

Rev. 0 | Page 5 of 20

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型号	品牌	描述	获取价格	数据表
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