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AD5293ABRUZ20 PDF预览

AD5293ABRUZ20

更新时间： 2024-01-05 00:53:19
品牌 Logo 应用领域
亚德诺 - ADI 光电二极管转换器电阻器
页数 文件大小 规格书
24页 750K
描述
IC 20K DIGITAL POTENTIOMETER, 3-WIRE SERIAL CONTROL INTERFACE, 1024 POSITIONS, PDSO14, MO-153AB-1, TSSOP-14, Digital Potentiometer

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AD5293ABRUZ20 技术参数

生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP,针数：14
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.79
其他特性：CAN ALSO OPERATE FROM 21V TO 30V SINGLE SUPPLY控制接口：3-WIRE SERIAL
转换器类型：DIGITAL POTENTIOMETERJESD-30 代码：R-PDSO-G14
长度：5 mm标称负供电电压：-15 V
功能数量：1位置数：1024
端子数量：14最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH认证状态：Not Qualified
电阻定律：LINEAR最大电阻容差：1%
最大电阻器端电压：16.5 V最小电阻器端电压：-10.5 V
座面最大高度：1.2 mm标称供电电压：15 V
表面贴装：YES标称温度系数：35 ppm/ °C
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
标称总电阻：20000 Ω宽度：4.4 mm
Base Number Matches：1

AD5293ABRUZ20 数据手册

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AD5293  
INTERFACE TIMING SPECIFICATIONS  
VDD = VSS  
= 15 V, VLOGIC = 2.7 V to 5.5 V, and −40°C < TA < +105°C. All specifications TMIN to TMAX, unless otherwise noted.  
Table 5.  
Parameter  
Limit1  
20  
10  
10  
10  
ꢀ
ꢀ
1
4003  
14  
1
Unit  
Test Conditions/Comments  
SCLK cycle time  
2
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
μs max  
ns max  
ms max  
ns max  
ns max  
ns min  
ms max  
t2  
t3  
t4  
tꢀ  
t6  
t±  
t8  
t9  
SCLK high time  
SCLK low time  
SYNC to SCLK falling edge setup time  
Data setup time  
Data hold time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time  
SYNC rising edge to next SCLK fall ignored  
RDY rise to SYNC falling edge  
SYNC rise to RDY fall time  
4
t10  
4
t11  
40  
2.4  
410  
1.ꢀ  
4ꢀ0  
4ꢀ0  
20  
2
4
t12  
RDY low time, RDAC register write command execute time (resistor performance mode)  
RDY low time, RDAC register write command execute time (normal mode)  
Software\hardware reset  
RDY low time, RDAC register read command execute time  
SCLK rising edge to SDO valid  
4
t12  
4
t12  
4
t13  
4
t14  
tRESET  
Minimum RESET pulse width (asynchronous)  
Power-on time to half scale  
ꢀ
tPOWER-UP  
1 All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
2 Maximum SCLK frequency = ꢀ0 MHz.  
3 Refer to t12 and t13 for RDAC register commands operations.  
4 RPULL_UP = 2.2 kΩ to VLOGIC with a capacitance load of 168 pF.  
ꢀ Typical power supply voltage slew-rate of 2 V/ms.  
DB9 (MSB)  
DB0 (LSB)  
C3  
C1  
C0  
D9  
D7  
D6  
D5  
D4  
D3  
D0  
0
0
C2  
D8  
D2  
D1  
DATA BITS  
CONTROL BITS  
Figure 2. Shift Register Contents  
Rev. D | Page ± of 24  
 
 
 
 
 
1...45678910...24

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