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Datasheet > 转换器 > 数字电位计> AD5270BRMZ-50-RL7
AD5270BRMZ-50-RL7 PDF预览

AD5270BRMZ-50-RL7

更新时间： 2024-02-27 11:09:10
品牌 Logo 应用领域
亚德诺 - ADI 转换器电位器数字电位计存储电阻器光电二极管
页数 文件大小 规格书
24页 725K
描述
1024-/256-Position, 1% Resistor Tolerance Error, SPI Interface and 50-TP Memory Digital Rheostat

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AD5270BRMZ-50-RL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP10,.19,20针数：10
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.35
Is Samacsys：N其他特性：NONVOLATILE MEMORY
标称带宽：0.12 kHz控制接口：3-WIRE SERIAL
转换器类型：DIGITAL POTENTIOMETERJESD-30 代码：S-PDSO-G10
JESD-609代码：e3长度：3 mm
湿度敏感等级：1标称负供电电压：-2.5 V
功能数量：1位置数：1024
端子数量：10最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP10,.19,20
封装形状：SQUARE封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：+-2.5/3/5 V
认证状态：Not Qualified电阻定律：LINEAR
最大电阻容差：1%最大电阻器端电压：2.75 V
最小电阻器端电压：-2.5 V座面最大高度：1.1 mm
子类别：Digital Potentiometers标称供电电压：2.5 V
表面贴装：YES标称温度系数：5 ppm/ °C
温度等级：AUTOMOTIVE端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
标称总电阻：50000 Ω宽度：3 mm
Base Number Matches：1

AD5270BRMZ-50-RL7 数据手册

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Data Sheet  
AD5270/AD5271  
INTERFACE TIMING SPECIFICATIONS  
VDD = 2.5 V to 5.5 V, VSS = 0 V; VDD = 2.5 V, VSS = −2.5 V; all specifications TMIN to TMAX, unless otherwise noted.  
Table 7.  
Parameter  
Limit1  
20  
10  
10  
15  
5
Unit  
Test Conditions/Comments  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC to SCLK falling edge setup time  
Data setup time  
2
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
μs max  
ns max  
μs max  
ms max  
ms max  
ms max  
t2  
t3  
t4  
t5  
t6  
t7  
5
1
Data hold time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time  
SYNC rising edge to next SCLK fall ignored  
SCLK rising edge to SDO valid  
RDAC register write command execute time  
RDAC register write command execute time  
Memory readback execute time  
Memory program time  
3, 4  
t8  
500  
15  
450  
2
600  
6
350  
0.6  
2
t9  
5
t10  
tRDAC_R-PERF  
tRDAC_NORMAL  
tMEMORY_READ  
tMEMORY_PROGRAM  
tRESET  
Reset 50-TP restore time  
Power-on 50-TP restore time  
6
tPOWER-UP  
1 All input signals are specified with tr = tf = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
2 Maximum SCLK frequency is 50 MHz.  
3 Refer to tRDAC_R-PER and tRDAC_NORMAL for RDAC register write operations.  
4 Refer to t  
t
MEMORY_READ and MEMORY_PROGRAM for memory commands operations.  
5 RPULL_UP = 2.2 kΩ to VDD with a capacitance load of 168 pF.  
6 Maximum time after VDD − VSS is equal to 2.5 V.  
Shift Register and Timing Diagrams  
DB9 (MSB)  
DB0 (LSB)  
C3  
C1  
C0  
D9  
D7  
D6  
D5  
D4  
D3  
D0  
D8  
0
0
C2  
D2  
D1  
DATA BITS  
CONTROL BITS  
Figure 2. Shift Register Content  
t7  
t4  
t2  
t1  
SCLK  
SYNC  
t9  
t8  
t3  
t5  
D1  
t6  
DIN  
0
0
C3  
C2  
D7  
D6  
D5  
D2  
D0  
SDO  
Figure 3. Write Timing Diagram (CPOL = 0, CPHA = 1)  
Rev. F | Page 7 of 24  
 
 
 
 
 
 
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