Datasheet > 消费电路 > 其他商用集成电路> AD1895YRSRL

AD1895YRSRL

更新时间： 2024-01-31 15:42:53

品牌	Logo	应用领域
亚德诺 - ADI		转换器
页数	文件大小	规格书
24页	814K
描述
192 kHz Stereo Asynchronous Sample Rate Converter

阅读下载

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

AD1895YRSRL 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	SSOP
包装说明：	PLASTIC, SSOP-28	针数：	28
Reach Compliance Code：	unknown	风险等级：	5.64
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e0	长度：	10.2 mm
湿度敏感等级：	NOT SPECIFIED	功能数量：	1
端子数量：	28	最高工作温度：	105 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	COMMERCIAL	座面最大高度：	2 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	5.3 mm
Base Number Matches：	1

AD1895YRSRL 数据手册

AD1895

TDM MODE APPLICATION

of the next AD1895, a large shift register is created which is

clocked by SCLK_O.

In TDM mode, several AD1895s can be daisy-chained together

and connected to the serial input port of a SHARC^®DSP. The

AD1895 contains a 64-bit parallel load shift register. When the

LRCLK_O pulse arrives, each AD1895 parallel loads its left and

right data into the 64-bit shift register. The input to the shift

to SDATA_O. By connecting the SDATA_O to the TDM_IN

The number of AD1895s that can be daisy-chained together is

limited by the maximum frequency of SCLK_O, which is about

25 MHz. For example, if the output sample rate, f_S, is 48 kHz,

up to eight AD1895s could be connected since 512 × f_Sis less

than 25 MHz. In Master/TDM Mode, the number of AD1895s

that can be daisy-chained is fixed to four.

LRCLK

SCLK

SHARC

DSP

AD1895

DR0

TDM_IN

SDATA_O

TDM_IN

SDATA_O

TDM_IN

SDATA_O

RFS0

LRCLK_O

SCLK_O

LRCLK_O

SCLK_O

LRCLK_O

SCLK_O

RCLK0

SLAVE-1

SLAVE-2

SLAVE-n

STANDARD MODE

Figure 11. Daisy-Chain Configuration for TDM Mode (All AD1895s Being Clock-Slaves)

SHARC

DSP

AD1895

DR0

TDM_IN

SDATA_O

LRCLK_O

SCLK_O

TDM_IN

SDATA_O

TDM_IN

SDATA_O

RFS0

LRCLK_O

SCLK_O

LRCLK_O

SCLK_O

RCLK0

SLAVE-n

CLOCK-MASTER

SLAVE-1

STANDARD MODE

Figure 12. Daisy-Chain Configuration for TDM Mode (First AD1895 Being Clock-Master)

SHARC is a registered trademark of Analog Devices, Inc.

REV. A

–21–

1...18 19 202122 23 24

下载PDF

与AD1895YRSRL相关器件

型号	品牌	描述	获取价格	数据表
AD1896	ADI	192 kHz Stereo Asynchronous Sample Rate Converter	获取价格
AD1896AYRS	ADI	192 kHz Stereo Asynchronous Sample Rate Converter	获取价格
AD1896AYRSRL	ADI	192 kHz Stereo Asynchronous Sample Rate Converter	获取价格
AD1896AYRSZ	ADI	192 kHz Stereo Asynchronous Sample Rate Converter	获取价格
AD1896AYRSZRL	ADI	暂无描述	获取价格
AD1896YRS	ADI	192 kHz Stereo Asynchronous Sample Rate Converter	获取价格