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AD15252

更新时间： 2024-01-28 08:08:24
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 629K
描述
12-Bit, 65 MSPS, Dual ADC

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AD15252 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：8 X 8 MM, MO-205BA, CSPBGA-64
针数：64Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.92Is Samacsys：N
最大模拟输入电压：0.296 V最小模拟输入电压：
转换器类型：ADC, PROPRIETARY METHODJESD-30 代码：S-XBGA-B64
JESD-609代码：e0长度：8 mm
模拟输入通道数量：1位数：12
功能数量：2端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
输出位码：OFFSET BINARY, 2'S COMPLEMENT BINARY输出格式：PARALLEL, WORD
封装主体材料：UNSPECIFIED封装代码：LFBGA
封装等效代码：BGA64,8X8,20封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：NOT APPLICABLE
电源：2.5,3.3 V认证状态：Not Qualified
采样速率：65 MHz采样并保持/跟踪并保持：SAMPLE
座面最大高度：1.7 mm子类别：Analog to Digital Converters
标称供电电压：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：0.8 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT APPLICABLE
宽度：8 mmBase Number Matches：1

AD15252 数据手册

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AD15252  
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS  
8
7
6
5
4
3
2
1
A
B
C
D
E
F
G
H
BOTTOM VIEW  
(Not to Scale)  
Figure 2. Pin Configuration  
Table 4. Pin Function Descriptions  
Pin No.  
Mnemonic  
Description  
A1  
VINA  
Analog Input Pin (+) for Channel A.  
A2  
H1  
H2  
B4  
G4  
C4  
F4  
A4  
Eꢁ  
A3  
H3  
D4  
E4  
C5  
A5  
B5  
A6  
B6  
Aꢀ  
Bꢀ  
Aꢁ  
C6  
Bꢁ  
Cꢀ  
Cꢁ  
E3  
Eꢀ  
Fꢁ  
Fꢀ  
Gꢁ  
VINA  
Analog Input Pin (−) for Channel A.  
VINB  
Analog Input Pin (+) for Channel B.  
VINB  
Analog Input Pin (−) for Channel B.  
CLK_A  
Clock Input Pin for Channel A.  
CLK_B  
Clock Input Pin for Channel B.  
PDWN_A  
PDWN_B  
OTR_A  
OTR_B  
VCM_A  
VCM_B  
OEB_A  
OEB_B  
D11_A(MSB)  
D10_A  
D0±_A  
D0ꢁ_A  
D0ꢀ_A  
D06_A  
D05_A  
D04_A  
D03_A  
D02_A  
D01_A  
D00_A(LSB)  
DFS  
Power-Down Function Selection for Channel A (Active High).  
Power-Down Function Selection for Channel B (Active High).  
Out-of-Range Indicator for Channel A.  
Out-of-Range Indicator for Channel B.  
Channel A Common Mode.  
Channel B Common Mode.  
Output Enable for Channel A. Logic 0 enables Data Bus A; Logic 1 sets outputs to high-Z.  
Output Enable for Channel B. Logic 0 enables Data Bus B; Logic 1 sets outputs to high-Z.  
Channel A Data Output Bit 11 (MSB).  
Channel A Data Output Bit 10.  
Channel A Data Output Bit ±.  
Channel A Data Output Bit ꢁ.  
Channel A Data Output Bit ꢀ.  
Channel A Data Output Bit 6.  
Channel A Data Output Bit 5.  
Channel A Data Output Bit 4.  
Channel A Data Output Bit 3.  
Channel A Data Output Bit 2.  
Channel A Data Output Bit 1.  
Channel A Data Output Bit 0 (LSB).  
Data Output Format Select Bit (Logic 0 for offset binary, Logic 1 for twos complement).  
Channel B Data Output Bit 11 (MSB).  
Channel B Data Output Bit 10.  
D11_B(MSB)  
D10_B  
D0±_B  
D0ꢁ_B  
Channel B Data Output Bit ±.  
Channel B Data Output Bit ꢁ.  
Rev. 0 | Page 6 of 20  
 
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