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AD15252

更新时间： 2024-02-28 11:30:21
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 629K
描述
12-Bit, 65 MSPS, Dual ADC

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AD15252 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：8 X 8 MM, MO-205BA, CSPBGA-64
针数：64Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.92Is Samacsys：N
最大模拟输入电压：0.296 V最小模拟输入电压：
转换器类型：ADC, PROPRIETARY METHODJESD-30 代码：S-XBGA-B64
JESD-609代码：e0长度：8 mm
模拟输入通道数量：1位数：12
功能数量：2端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
输出位码：OFFSET BINARY, 2'S COMPLEMENT BINARY输出格式：PARALLEL, WORD
封装主体材料：UNSPECIFIED封装代码：LFBGA
封装等效代码：BGA64,8X8,20封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：NOT APPLICABLE
电源：2.5,3.3 V认证状态：Not Qualified
采样速率：65 MHz采样并保持/跟踪并保持：SAMPLE
座面最大高度：1.7 mm子类别：Analog to Digital Converters
标称供电电压：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：0.8 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT APPLICABLE
宽度：8 mmBase Number Matches：1

AD15252 数据手册

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AD15252  
ELECTRICAL CHARACTERISTICS  
AVDD = 3.3 V, DRVDD = 2.5 V, encode = 65 MSPS, CLK_A = CLK_B, AIN = −9 dBFS differential input, TA= 25°C, unless otherwise  
noted.  
Table 1.  
Parameter  
Temp  
Test Level  
Min  
Typ  
Max  
Unit  
RESOLUTION  
12  
Bits  
ACCURACY  
No Missing Codes  
Offset Error  
Gain Error  
Differential Nonlinearity (DNL)  
Integral Nonlinearity (INL)  
TEMPERATURE DRIFT  
Offset Error  
25°C  
25°C  
25°C  
Full  
IV  
I
I
V
V
Guaranteed  
±1.ꢀ  
±2.0  
±0.35  
±0.ꢁ  
−6  
−12.5  
+6  
+12.5  
% FSR  
% FSR  
LSB  
Full  
LSB  
Full  
Full  
V
V
±±  
±1ꢀ2  
ppm/°C  
ppm/°C  
Gain Error  
MATCHING CHARACTERISTICS  
Offset Error  
Gain Error  
Input Referred Noise  
ANALOG INPUT  
Full  
Full  
Full  
V
V
V
±2.0  
±1.0  
0.ꢁꢀ  
% FSR  
% FSR  
LSB rms  
Input Range  
Full  
25°C  
25°C  
IV  
V
V
2±6  
100  
1.ꢁ  
mV p-p  
Ω
pF  
Input Resistance (RIN)1  
Input Capacitance (CIN)1  
CLOCK INPUTS  
High Level Input Voltage (VIH)  
Low Level Input Voltage (VIL)  
High Level Input Current (IIH)  
Low Level Input Current (IIL)  
Input Capacitance (CIN)  
LOGIC OUTPUTS  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
V
2.0  
V
V
μA  
μA  
pF  
0.ꢁ  
+10  
+10  
−10  
−10  
2
High Level Output Voltage (VOH)  
Low Level Output Voltage (VOL)  
INTERFACE TIMING  
Maximum Conversion Rate  
Minimum Conversion Rate  
Clock Period (tC)  
Clock Width High (tCH)  
Clock Width Low (tCL)  
Clock to Data (tOD)  
Pipeline Delay (Latency)  
POWER SUPPLIES  
Supply Voltages  
Full  
Full  
IV  
IV  
2.4±  
65  
V
V
0.2  
1
Full  
Full  
Full  
Full  
Full  
Full  
Full  
VI  
IV  
V
IV  
IV  
IV  
V
MSPS  
MSPS  
ns  
ns  
ns  
15.4  
ꢀ
6.2  
6.2  
2
6
ns  
Cycles  
AVDD  
DRVDD  
Full  
Full  
IV  
IV  
3.0  
2.25  
3.3  
2.5  
3.6  
3.6  
V
V
Supply Currents  
AVDD  
DRVDD  
Total Power Dissipation  
Full  
Full  
Full  
VI  
VI  
VI  
254  
12  
0.ꢁꢀ  
2ꢁ0  
15  
1.0  
mA  
mA  
W
Rev. 0 | Page 3 of 20  
 
1234567...20

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