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A43E16161V-95F

更新时间： 2024-02-04 07:20:44

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联笙电子 - AMICC		动态存储器
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46页	1315K
描述
1M X 16 Bit X 2 Banks Low Power Synchronous DRAM

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A43E16161V-95F 技术参数

是否Rohs认证：	符合	生命周期：	Contact Manufacturer
包装说明：	TSOP, TSOP54,.46,32	Reach Compliance Code：	unknown
风险等级：	5.75	最长访问时间：	7 ns
最大时钟频率 (fCLK)：	105 MHz	I/O 类型：	COMMON
交错的突发长度：	1,2,4,8	JESD-30 代码：	R-PDSO-G54
内存密度：	33554432 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	16	端子数量：	54
字数：	2097152 words	字数代码：	2000000
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	2MX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP
封装等效代码：	TSOP54,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	电源：	1.8 V
认证状态：	Not Qualified	刷新周期：	4096
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.00001 A
子类别：	DRAMs	最大压摆率：	0.06 mA
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	Base Number Matches：	1

A43E16161V-95F 数据手册

A43E16161

Preliminary

1M X 16 Bit X 2 Banks Low Power Synchronous DRAM

Features

ꢀLow power supply

ꢀ64ms refresh period (4K cycle)

- VDD: 1.8V VDDQ : 1.8V

ꢀLVCMOS compatible with multiplexed address

ꢀSelf refresh with programmable refresh period through

EMRS cycle

ꢀProgrammable Power Reduction Feature by partial

array activation during Self-refresh through EMRS

cycle

ꢀTwo banks / Pulse RAS

ꢀMRS cycle with address key programs

- CAS Latency (2 & 3)

- Burst Length (1,2,4,8 & full page)

- Burst Type (Sequential & Interleave)

ꢀAll inputs are sampled at the positive going edge of the

system clock

ꢀAuto TCSR

ꢀIndustrial operating temperature range: -40ºC to +85ºC

for -U series.

ꢀAvailable in 54-pin TSOP(II) package

ꢀPackage is available to lead free (-F series)

ꢀDeep Power Down Mode

ꢀDQM for masking

ꢀAuto & self refresh

ꢀClock Frequency (max) : 105MHz @ CL=3 (-95)

133MHz @ CL=3 (-75)

General Description

The A43E16161 is 33,554,432 bits Low Power

synchronous high data rate Dynamic RAM organized as 2

X 1,048,576 words by 16 bits, fabricated with AMIC’s high

performance CMOS technology. Synchronous design

allows precise cycle control with the use of system clock.

I/O transactions are possible on every clock cycle. Range

of operating frequencies, programmable latencies allows

the same device to be useful for a variety of high

bandwidth,

high

performance

memory

system

applications.

Pin Configuration

ꢀ54 TSOP (II)

54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28

A43E16161V

9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27

PRELIMINARY

(August, 2005, Version 0.0)

AMIC Technology, Corp.

123 4 5 6 7...46

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型号	品牌	描述	获取价格	数据表
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