Datasheet > 可编程逻辑 > 现场可编程门阵列> A14100A-2PGG257M

A14100A-2PGG257M

更新时间： 2024-01-24 05:31:58

品牌	Logo	应用领域
美高森美 - MICROSEMI		栅现场可编程门阵列可编程逻辑
页数	文件大小	规格书
90页	4491K
描述
Field Programmable Gate Array, 1377 CLBs, 10000 Gates, 150MHz, CMOS, CPGA257, ROHS COMPLIANT, HERMETIC SEALED, CERAMIC, PGA-257

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A14100A-2PGG257M 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	PLASTIC, BGA-313	Reach Compliance Code：	compliant
风险等级：	5.83	其他特性：	MAX 228 I/OS
最大时钟频率：	100 MHz	CLB-Max的组合延迟：	3 ns
JESD-30 代码：	S-PBGA-B313	JESD-609代码：	e1
长度：	35 mm	湿度敏感等级：	3
可配置逻辑块数量：	1377	等效关口数量：	10000
端子数量：	313	最高工作温度：	70 °C
最低工作温度：		组织：	1377 CLBS, 10000 GATES
封装主体材料：	PLASTIC/EPOXY	封装代码：	IBGA
封装形状：	SQUARE	封装形式：	GRID ARRAY, INTERSTITIAL PITCH
峰值回流温度（摄氏度）：	245	可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY
认证状态：	Not Qualified	座面最大高度：	2.52 mm
最大供电电压：	5.25 V	最小供电电压：	4.75 V
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	2.54 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	35 mm
Base Number Matches：	1

A14100A-2PGG257M 数据手册

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Accelerator Series FPGAs – ACT 3 Family

The S-module contains a full implementation of the C-module plus a clearable sequential element that

can either implement a latch or flip-flop function. The S-module can therefore implement any function

implemented by the C-module. This allows complex combinatorial-sequential functions to be

implemented with no delay penalty. The Designer Series Development System will automatically

combine any C-module macro driving an S-module macro into the S-module, thereby freeing up a logic

module and eliminating a module delay.

The clear input CLR is accessible from the routing channel. In addition, the clock input may be connected

to one of three clock networks: CLKA, CLKB, or HCLK. The C-module and S-module functional

descriptions are shown in Figure 2-2 and Figure 2-3 on page 2-2. The clock selection is determined by a

multiplexer select at the clock input to the S-module.

I/Os

I/O Modules

I/O modules provide an interface between the array and the I/O Pad Drivers. I/O modules are located in

the array and access the routing channels in a similar fashion to logic modules. The I/O module

schematic is shown in Figure 4. The signals DataIn and DataOut connect to the I/O pad driver.

MUX

DATAOUT

MUX

CLR/PRE

ODE

MUX

DATAIN

CLR/PRE

IOPCL

IOCLK

Figure 2-4 • Functional Diagram for I/O Module

Each I/O module contains two D-type flip-flops. Each flip-flop is connected to the dedicated I/O clock

(IOCLK). Each flip-flop can be bypassed by nonsequential I/Os. In addition, each flip-flop contains a data

enable input that can be accessed from the routing channels (ODE and IDE). The asynchronous

preset/clear input is driven by the dedicated preset/clear network (IOPCL). Either preset or clear can be

selected individually on an I/O module by I/O module basis.

Revision 3

2-3

1...8 9 101112 13 14...90

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