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9ZXL1550

更新时间： 2024-01-04 00:18:25

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艾迪悌 - IDT		/
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15-output DB1900Z Low-Power Derivative

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9ZXL1550 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	VFQFPN
包装说明：	HVQCCN,	针数：	64
Reach Compliance Code：	compliant	风险等级：	2.29
Samacsys Description：	VFQFP-N 9.0 X 9.0 X 0.9 MM - NO LEAD	系列：	9ZXL
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	S-XQCC-N64
JESD-609代码：	e3	长度：	9 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	湿度敏感等级：	3
功能数量：	1	反相输出次数：
端子数量：	64	实输出次数：	30
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	3.5 ns
Same Edge Skew-Max（tskwd）：	0.05 ns	座面最大高度：	1 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	9 mm	Base Number Matches：	1

9ZXL1550 数据手册

15-output DB1900Z Low-Power Derivative

9ZXL1550

DATASHEET

Description

Features/Benefits

The 9ZXL1550 is a DB1900Z derivative buffer utilizing

Low-Power HCSL (LP-HCSL) outputs to increase edge rates

on long traces, reduce board space, and reduce power

consumption more than 50% from the original 9ZX21501. It is

pin-compatible to the 9ZXL1530 and has the output

terminations integrated. It is suitable for PCI-Express

Gen1/2/3 or QPI/UPI applications, and uses a fixed external

feedback to maintain low drift for demanding QPI/UPI

applications.

• LP-HCSL outputs; up to 90% IO power reduction, better

signal integrity over long traces

• Direct connect to 85Ω transmission lines; eliminates 60

termination resistors, saves 103mm area

• Pin compatible to the 9ZXL1530; easy upgrade to reduced

board space

• 64-VFQFPN package; smallest 15 output Z-buffer

• Fixed feedback path: ~ 0ps input-to-output delay

• 9 Selectable SMBus addresses; multiple devices can share

same SMBus segment

Recommended Application

Buffer for Romley, Grantley and Purley Servers

• Separate VDDIO for outputs; allows maximum power

savings

• PLL or bypass mode; PLL can dejitter incoming clock

• 100MHz & 133.33MHz PLL mode; legacy QPI/UPI support

Key Specifications

• Selectable PLL BW; minimizes jitter peaking in downstream

• Cycle-to-cycle jitter: < 50ps

• Output-to-output skew: <75ps

• Input-to-output delay variation: <50ps

• Phase jitter: PCIe Gen3 < 1ps rms

• Phase jitter: QPI 9.6GB/s < 0.2ps rms

PLL's

• Spread spectrum compatible; tracks spreading input clock

for EMI reduction

• SMBus Interface; unused outputs can be disabled

Output Features

• 15 - LP-HCSL Differential Output Pairs w/integrated

terminations (Zo = 85)

Block Diagram

FBOUT_NC

Z-PLL

(SS Compatible)

DIF_IN

DIF_IN#

DIF(14:0)

HIBW_BYPM_LOBW#

100M_133M#

CKPWRGD/PD#

SMB_A0_tri

Logic

SMB_A1_tri

SMBDAT

SMBCLK

9ZXL1550 REVISION E 11/20/15

12 3 4 5 6 7...18

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