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9P035YFLF-T

更新时间： 2024-02-07 06:34:28
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
13页 191K
描述
PLL Based Clock Driver, 9P Series, 6 True Output(s), 0 Inverted Output(s), PDSO8, 0.209 INCH, ROHS COMPLIANT, MO-150, SSOP-8

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9P035YFLF-T 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SSOP
包装说明：SSOP,针数：8
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.77系列：9P
输入调节：STANDARDJESD-30 代码：R-PDSO-G8
JESD-609代码：e3长度：10.2 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER功能数量：1
反相输出次数：端子数量：8
实输出次数：6最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：260认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.04 ns座面最大高度：2 mm
最大供电电压 (Vsup)：1.9 V最小供电电压 (Vsup)：1.7 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
温度等级：COMMERCIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：5.3 mmBase Number Matches：1

9P035YFLF-T 数据手册

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ICS9P935  
DDR I/DDR II Phase Lock Loop Zero Delay Buffer  
Pin Description  
Pin# Pin Name  
Type  
Pin Description  
1
DDRC0  
OUT  
"Complementary" Clock of differential pair output.  
2
DDRT0  
OUT  
"True" Clock of differential pair output.  
3
4
5
6
7
VDD2.5/1.8  
DDRT1  
DDRC1  
GND  
VDDA2.5/1.8  
GND  
CLK_INT  
CLK_INC  
VDD2.5/1.8  
DDRT2  
DDRC2  
GND  
DDRC3  
DDRT3  
FB_OUT  
PWR  
OUT  
OUT  
PWR  
PWR  
PWR  
IN  
Power supply, nominal 2.5V or 1.8V  
"True" Clock of differential pair output.  
"Complementary" Clock of differential pair output.  
Ground pin.  
Output power supply, nominal 2.5V or 1.8V  
Ground pin.  
8
9
"True" reference clock input.  
10  
11  
12  
13  
14  
15  
16  
17  
IN  
"Complementary" reference clock input.  
Power supply, nominal 2.5V or 1.8V  
"True" Clock of differential pair output.  
"Complementary" Clock of differential pair output.  
Ground pin.  
"Complementary" Clock of differential pair output.  
"True" Clock of differential pair output.  
Feedback output, dedicated for external feedback.  
Single-ended feedback input, provides feedback signal to internal PLL to eliminate  
phase error with the input clock.  
PWR  
OUT  
OUT  
PWR  
OUT  
OUT  
OUT  
18  
FB_IN  
IN  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
SCLK  
IN  
I/O  
Clock pin of SMBus circuitry, 3.3V tolerant.  
Data pin for SMBus circuitry, 3.3V tolerant.  
Power supply, nominal 2.5V or 1.8V  
"True" Clock of differential pair output.  
"Complementary" Clock of differential pair output.  
Ground pin.  
Power supply, nominal 2.5V or 1.8V  
"True" Clock of differential pair output.  
"Complementary" Clock of differential pair output.  
Ground pin.  
SDATA  
VDD2.5/1.8  
DDRT4  
DDRC4  
GND  
VDD2.5/1.8  
DDRT5  
DDRC5  
GND  
PWR  
OUT  
OUT  
PWR  
PWR  
OUT  
OUT  
PWR  
IDTTM/ICSTM DDR I/DDR II Phase Lock Loop Zero Delay Buffer  
ICS9P935  
REV H 12/1/08  
2
1234567...13

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