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8N3Q001KG-0049CDI

更新时间： 2024-11-24 18:14:51

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艾迪悌 - IDT		机械输出元件振荡器
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LVPECL Output Clock Oscillator

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8N3Q001KG-0049CDI 技术参数

是否Rohs认证：	符合	生命周期：	Active
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.68
其他特性：	ENABLE/DISABLE FUNCTION; DIFFERENTIAL OUTPUT; SELECTABLE O/P FREQUENCIES; TRAY	最长下降时间：	0.425 ns
频率调整-机械：	NO	频率稳定性：	20%
安装特点：	SURFACE MOUNT	标称工作频率：	150 MHz
最高工作温度：	85 °C	最低工作温度：	-40 °C
振荡器类型：	LVPECL	输出负载：	50 OHM
物理尺寸：	7.0mm x 5.0mm x 1.55mm	最长上升时间：	0.425 ns
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
最大对称度：	55/45 %	Base Number Matches：	1

8N3Q001KG-0049CDI 数据手册

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Quad-Frequency Programmable XO IDT8N3Q001 REV G

DATA SHEET

General Description

Features

The IDT8N3Q001 is a Quad-Frequency Programmable Clock

Oscillator with very flexible frequency programming capabilities. The

device uses IDT’s fourth generation FemtoClock® NG technology for

an optimum of high clock frequency and low phase noise

performance. The device accepts 2.5V or 3.3V supply and is

packaged in a small, lead-free (RoHS 6) 10-lead Ceramic 5mm x

7mm x 1.55mm package.

• Fourth generation FemtoClock® NG technology

• Programmable clock output frequency from 15.476MHz to

866.67MHz and from 975MHz to 1,300MHz

• Four power-up default frequencies (see part number order

codes), re-programmable by I²C

• I²C programming interface for the output clock frequency and

internal PLL control registers

Besides the four default power-up frequencies set by the FSEL0 and

FSEL1 pins, the IDT8N3Q001 can be programmed via the I²C

interface to output clock frequencies between 15.476MHz to

866.67MHz and from 975MHz to 1,300MHz to a very high degree of

precision with a frequency step size of 435.9Hz ÷ N (N is the PLL

output divider). Since the FSEL0 and FSEL1 pins are mapped to 4

independent PLL M and N divider registers (P, MINT, MFRAC and N),

reprogramming those registers to other frequencies under control of

FSEL0 and FSEL1 is supported. The extended temperature range

supports wireless infrastructure, telecommunication and networking

end equipment requirements.

• Frequency programming resolution is 435.9Hz ÷N

• One 2.5V, 3.3V LVPECL clock output

• Two control inputs for the power-up default frequency

• LVCMOS/LVTTL compatible control inputs

• RMS phase jitter @ 156.25MHz (12kHz - 20MHz): 0.244ps

(typical), integer PLL feedback configuration

• RMS phase jitter @ 156.25MHz (1kHz - 40MHz): 0.265ps

(typical), integer PLL feedback configuration

• Full 2.5V or 3.3V supply modes

• -40°C to 85°C ambient operating temperature

• Available in Lead-free (RoHS 6) package

Block Diagram

Pin Assignment

PFD

LPF

FemtoClock® NG

VCO

1950-2600MHz

Q

÷P

OSC

÷N

DNU 1

OE 2

8 V

f_XTAL

7 nQ

6 Q

÷MINT, MFRAC

Pulldown

FSEL1

FSEL0

Configuration Register (ROM)

IDT8N3Q001

10-lead Ceramic 5mm x 7mm x 1.55mm

package body

(Frequency, APR, Polarity)

Pullup

SCLK

SDATA

I²C Control

CD Package

Top View

Pullup

IDT8N3Q001GCD REVISION A MARCH 6, 2012

12 3 4 5 6 7...21

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