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8732AYI-01LFT

更新时间： 2024-11-28 21:09:47
品牌 Logo 应用领域
艾迪悌 - IDT 驱动逻辑集成电路
页数 文件大小 规格书
18页 176K
描述
Clock Driver, 5V Series, 10 True Output(s), 0 Inverted Output(s), PQFP52, 10 X 10 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, MS-026BCC, LQFP-52

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8732AYI-01LFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LQFP, QFP52,.47SQ针数：52
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.29
系列：5V输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-PQFP-G52JESD-609代码：e3
长度：10 mm逻辑集成电路类型：CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：52
实输出次数：10最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP52,.47SQ
封装形状：SQUARE封装形式：FLATPACK
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.075 ns
座面最大高度：1.6 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：10 mm最小 fmax：350 MHz
Base Number Matches：1

8732AYI-01LFT 数据手册

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Low Voltage, Low Skew, 3.3V LVPECL  
Clock Generator  
ICS8732I-01  
DATA SHEET  
GENERAL DESCRIPTION  
ICS  
Features  
• Ten differential 3.3V LVPECL output pairs  
The ICS8732I-01 is a low voltage, low skew,  
3.3V LVPECL Clock Generator. The ICS8732I-  
01 has two selectable clock inputs. The CLK0,  
nCLK0 pair can accept most standard differ-  
ential input levels. The single ended clock in-  
• Selectable differential CLK0, nCLK0 or LVCMOS/LVTTL CLK1  
inputs  
HiPerClockS™  
• CLK0, nCLK0 supports the following input types: LVPECL,  
LVDS, LVHSTL, SSTL, HCSL  
put accepts LVCMOS or LVTTL input levels. The ICS8732I-  
01 has a fully integrated PLL along with frequency  
configurable outputs. An external feedback input and out-  
puts regenerate clocks with “zero delay”.  
• CLK1 accepts the following input levels: LVCMOS or LVTTL  
• Maximum output frequency: 350MHz  
• VCO range: 250MHz to 700MHz  
The ICS8732I-01 has multiple divide select pins for each  
bank of outputs along with 3 independent feedback divide  
select pins allowing the ICS8732I-01 to function both as a  
frequency multiplier and divider. The PLL_SEL input can  
be used to bypass the PLL for test and system debug pur-  
poses. In bypass mode, the input clock is routed around  
the PLL and into the internal output dividers.  
• External feedback for “zero delay” clock regeneration with  
configurable frequencies  
• Cycle-to-cycle jitter: CLK0, nCLK0, 50ps (maximum),  
CLK1, 80ps (maximum)  
• Output skew: 75ps (maximum)  
• Static phase offset: -100ps to 200ps  
• Full 3.3V supply mode  
• -40°C to 85°C ambient operating temperature  
• Available in both standard (RoHS 5) and lead-free (RoHS 6)  
packages  
BLOCK DIAGRAM  
PIN ASSIGNMENT  
CLK_SEL  
CLK0  
0
QA0  
nCLK0  
0
1
÷2 ÷4 ÷6 ÷8  
nQA0  
52 51 50 49 48 47 46 45 44 43 42 41 40  
1
÷2 ÷4 ÷8 ÷12  
CLK1  
PLL  
VCCO  
QA0  
1
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
VCCO  
nQB3  
QB3  
nQB2  
QB2  
VEE  
QA1  
nQA1  
2
FB_IN  
÷4 ÷6 ÷8 ÷10  
nFB_IN  
÷8 ÷12 ÷16 ÷20  
QA2  
nQA2  
nQA0  
QA1  
3
4
QA3  
nQA3  
nQA1  
VEE  
5
PLL_SEL  
6
PLL_SEL  
VCCO  
QA2  
QB0  
7
MR  
ICS8732I-01  
DIV_SELA0  
DIV_SELA1  
DIV_SELB0  
DIV_SELB1  
FBDIV_SEL0  
FBDIV_SEL1  
FBDIV_SEL2  
nQB0  
8
VCCO  
nQB1  
QB1  
nQB0  
QB0  
VEE  
QB1  
nQB1  
9
nQA2  
QA3  
10  
11  
12  
13  
QB2  
nQB2  
nQA3  
VEE  
QB3  
nQB3  
14 15 16 17 18 19 20 21 22 23 24 25 26  
QFB0  
nQFB0  
QFB1  
nQFB1  
52-Lead LQFP  
10mm x 10mm x 1.4mm package body  
Y package  
MR  
TopView  
ICS8732AYI-01 REVISION A NOVEMBER 10, 2009  
1
©2009 Integrated Device Technology, Inc.  
1234567...18

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