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Datasheet > 微控制器和处理器 > 时钟发生器> 843207CY-350LF
843207CY-350LF PDF预览

843207CY-350LF

更新时间： 2024-01-09 16:45:18
品牌 Logo 应用领域
艾迪悌 - IDT 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
16页 266K
描述
FEMTOCLOCKS⑩ CRYSTAL-TO-LVPECL 350MHZ FREQUENCY MARGINING SYNTHESIZER

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843207CY-350LF 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP,针数：48
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.21
JESD-30 代码：S-PQFP-G48JESD-609代码：e0
长度：7 mm端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：375 MHz封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：240
主时钟/晶体标称频率：15 MHz认证状态：Not Qualified
座面最大高度：1.6 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：20
宽度：7 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER
Base Number Matches：1

843207CY-350LF 数据手册

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ICS843207-350  
FEMTOCLOCKS™ CRYSTAL-TO-LVPECL 350MHZ FREQUENCY MARGINING SYNTHESIZER  
PRELIMINARY  
TABLE 2. PIN DESCRIPTIONS  
Number  
Name  
Type  
Type  
Description  
Description  
1, 7, 12,  
25, 30, 34  
VCCO  
Power  
Output supply pins.  
2, 3  
4, 5  
Q0, nQ0  
Q1, nQ1  
VEE  
Ouput  
Ouput  
Power  
Ouput  
Ouput  
Differential output pair. LVPECL interface levels.  
Differential output pair. LVPECL interface levels.  
Negative supply pins.  
6, 16, 31  
8, 9  
Q2, nQ2  
Q3, nQ3  
Differential output pair. LVPECL interface levels.  
Differential output pair. LVPECL interface levels.  
10, 11  
MODE pin. LOW = default mode. HIGH = frequency margining mode.  
See Table 4B. LVCMOS/LVTTL interface levels.  
Sets the frequency to 5% in frequency margining mode.  
See Table 1B. LVCMOS/LVTTL interface levels.  
Active High Master Reset. When logic HIGH, the internal dividers are  
reset causing the true outputs Qx to go LOW and inverted outputs  
nQx to go HIGH. When logic LOW, the internal dividers and the  
outputs are enabled. LVCMOS/LVTTL interface levels.  
13  
14  
MODE  
Margin  
Input  
Input  
Pulldown  
Pulldown  
Pulldown  
15  
MR  
Input  
17  
18  
REF_CLK  
Input  
Input  
Pulldown Reference input clock. LVCMOS/LVTTL interface levels.  
Crystal select pin. Selects between the crystal and the reference  
Pulldown  
nXTAL_SEL  
clock inputs. LVCMOS/LVTTL interface levels.  
19,  
20  
XTAL_OUT,  
XTAL_IN  
Parallel resonant crystal interface. XTAL_OUT is the output,  
XTAL_IN is the input.  
Input  
21, 35  
VCC  
Power  
Core supply pins.  
PLL select pin. When HIGH, PLL is bypassed and input is fed directly  
Pulldown to the output dividers. When LOW, PLL is enabled.  
LVCMOS/LVTTL interface levels.  
22  
nPLL_SEL  
Input  
Input  
23, 24,  
37, 38,  
39, 40,  
41, 42,  
43, 44,  
45, 46,  
47, 48  
SEL0, SEL1,  
SEL2, SEL3,  
SEL4, SEL5,  
SEL6, SEL7,  
SEL8, SEL9,  
SEL10, SEL11,  
SEL12, SEL13  
Output divider select pins. See Table 1A.  
Pullup  
LVCMOS/LVTTL interface levels.  
26, 27  
28, 29  
32, 33  
36  
Q4, nQ4  
Q5, nQ5  
Q6, nQ6  
VCCA  
Ouput  
Ouput  
Ouput  
Power  
Differential output pair. LVPECL interface levels.  
Differential output pair. LVPECL interface levels.  
Differential output pair. LVPECL interface levels.  
Analog supply pin.  
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.  
TABLE 3. PIN CHARACTERISTICS  
Symbol  
Parameter  
Test Conditions  
Minimum  
Typical  
Maximum Units  
CIN  
Input Capacitance  
4
pF  
kΩ  
kΩ  
RPULLDOWN Input Pulldown Resistor  
RPULLUP Input Pulldown Resistor  
51  
51  
TABLE 4A. nXTAL_SEL CONTROL INPUT FUNCTION TABLE  
Input  
TABLE 4B. MODE CONTROL INPUT FUNCTION TABLE  
Input  
Condition  
Q0:Q6, nQ0:nQ6  
MODE  
nXTAL_SEL  
Selected Source  
XTAL_IN, XTAL_OUT  
REF_CLK  
0
1
Default Mode  
0
1
Frequency Margining Mode  
IDT™ / ICS™ LVPECL FREQUENCY MARGINING SYNTHESIZER  
3
ICS843207CY-350 REV. A DECEMBER 3, 2007  
1234567...16

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