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Datasheet > 逻辑 > 总线驱动器/收发器> 7LVC841APWDH-T
7LVC841APWDH-T PDF预览

7LVC841APWDH-T

更新时间： 2024-02-27 22:59:33
品牌 Logo 应用领域
恩智浦 - NXP 总线驱动器总线收发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
10页 105K
描述
IC LVC/LCX/Z SERIES, 10-BIT DRIVER, TRUE OUTPUT, PDSO24, Bus Driver/Transceiver

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7LVC841APWDH-T 技术参数

生命周期：Obsolete包装说明：TSSOP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.45系列：LVC/LCX/Z
JESD-30 代码：R-PDSO-G24长度：7.8 mm
逻辑集成电路类型：BUS DRIVER位数：10
功能数量：1端口数量：2
端子数量：24最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH传播延迟（tpd）：8.6 ns
认证状态：Not Qualified座面最大高度：1.1 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：1.2 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL宽度：4.4 mm
Base Number Matches：1

7LVC841APWDH-T 数据手册

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Philips Semiconductors  
Product specification  
10-bit transparent latch with 5-volt tolerant  
inputs/outputs (3-State)  
74LVC841A  
AC WAVEFORMS  
V
V
V
V
= 1.5 V at V ≥ 2.7 V  
M
CC  
V
I
= 0.5 V × V at V < 2.7 V  
M
CC  
CC  
D
INPUT  
= 1.5 V at V = 3.0 V  
V
M
CC  
n
M
t
and V are the typical output voltage drop that occur with the  
OL  
OH  
GND  
output load.  
t
t
h
h
V = V + 0.3 V at V ≥ 2.7 V  
X
OL  
CC  
t
V
X
= V + 0.1 × V at V < 2.7 V  
su  
su  
OL  
CC  
CC  
V
V = V – 0.3 V at V ≥ 2.7 V  
I
Y
OH  
CC  
V = V – 0.1 × V at V < 2.7 V  
Y
OH  
CC  
CC  
LE INPUT  
GND  
V
M
V
I
SV01730  
D
Input  
GND  
V
n
M
Figure 4. Data set-up and hold times for the  
D input to LE input.  
n
Note to Figure 4: The shaded areas indicate when the input is  
permitted to change for predictable output performance  
t
t
PLH  
PHL  
V
OH  
TEST CIRCUIT  
Q
n
Output  
V
M
S
1
2 x V  
Open  
CC  
V
CC  
V
OL  
SV01727  
GND  
Figure 1. Input (D ) to output (Q ) propagation delays.  
500Ω  
500Ω  
n
n
V
V
O
I
PULSE  
GENERATOR  
D.U.T.  
V
I
50pF  
C
L
R
T
LE INPUT  
GND  
V
M
t
W
Test  
/t  
S
1
t
t
PLH  
PHL  
V
V
CC  
I
t
Open  
PLH PHL  
V
OH  
t 2.7V  
2.7V – 3.6V  
V
t
/t  
2 x V  
CC  
CC  
PLZ PZL  
Q
OUTPUT  
V
n
2.7V  
t
/t  
GND  
M
PHZ PZH  
SY00003  
V
OL  
SV01729  
Figure 5. Load circuitry for switching times.  
Figure 2. Latch enable input (LE) pulse width, the latch enable  
input to output (Q ) propagation delays.  
n
V
I
OE INPUT  
GND  
V
M
t
t
PZL  
PLZ  
V
CC  
Q
n
OUTPUT  
LOW-to-OFF  
OFF-to-LOW  
V
M
V
X
V
OL  
t
PZH  
t
PHZ  
V
OH  
V
Y
Q
OUTPUT  
n
V
HIGH-to-OFF  
OFF-to-HIGH  
M
GND  
outputs  
enabled  
outputs  
disabled  
outputs  
enabled  
SV01728  
Figure 3. 3-State enable and disable times.  
6
1998 Jun 17  
1...345678910

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