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Datasheet > 逻辑 > 移位寄存器> 74HC40104PW-T
74HC40104PW-T PDF预览

74HC40104PW-T

更新时间： 2024-01-05 07:49:17
品牌 Logo 应用领域
恩智浦 - NXP 移位寄存器
页数 文件大小 规格书
8页 64K
描述
IC HC/UH SERIES, 4-BIT BIDIRECTIONAL PARALLEL IN PARALLEL OUT SHIFT REGISTER, TRUE OUTPUT, PDSO16, Shift Register

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74HC40104PW-T 技术参数

生命周期：Active包装说明：TSSOP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.5Is Samacsys：N
计数方向：BIDIRECTIONAL系列：HC/UH
JESD-30 代码：R-PDSO-G16长度：5 mm
逻辑集成电路类型：PARALLEL IN PARALLEL OUT位数：4
功能数量：1端子数量：16
最高工作温度：125 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
传播延迟（tpd）：255 ns认证状态：Not Qualified
座面最大高度：1.1 mm最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V表面贴装：YES
技术：CMOS温度等级：AUTOMOTIVE
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL触发器类型：POSITIVE EDGE
宽度：4.4 mm最小 fmax：67 MHz
Base Number Matches：1

74HC40104PW-T 数据手册

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Philips Semiconductors  
Product specification  
4-bit bidirectional universal shift register;  
3-state  
74HC/HCT40104  
DC CHARACTERISTICS FOR 74HC  
For the DC characteristics see “74HC/HCT/HCU/HCMOS Logic Family Specifications”.  
Output capability: bus driver  
ICC category: MSI  
AC CHARACTERISTICS FOR 74HC  
GND = 0 V; tr = tf = 6 ns; CL = 50 pF  
Tamb (°C)  
TEST CONDITIONS  
74HC  
SYMBOL PARAMETER  
UNIT  
WAVEFORMS  
VCC  
(V)  
+25  
−40 to +85 −40 to +125  
min. typ. max. min. max. min. max.  
tPHL/ tPLH propagation delay  
CP to Qn  
44  
16  
13  
170  
34  
29  
215  
43  
37  
255  
51  
43  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
2.0 Fig.6  
4.5  
6.0  
t
t
t
PZH/ tPZL 3-state output enable time  
OE to Qn  
33  
12  
10  
150  
30  
26  
190  
38  
33  
225  
45  
38  
2.0 Fig.8  
4.5  
6.0  
PHZ/ tPLZ 3-state output disable time  
OE to Qn  
50  
18  
14  
150  
30  
26  
190  
38  
33  
225  
45  
38  
2.0 Fig.8  
4.5  
6.0  
THL/ tTLH output transition time  
14  
5
4
60  
12  
10  
75  
15  
13  
90  
18  
15  
2.0 Fig.6  
4.5  
6.0  
tW  
tsu  
tsu  
th  
clock pulse width  
HIGH or LOW  
80  
16  
14  
11  
4
3
100  
20  
17  
120  
24  
20  
2.0 Fig.6  
4.5  
6.0  
set-up time  
Dn, DSR, DSL to CP  
80  
16  
14  
17  
6
5
100  
20  
17  
120  
24  
20  
2.0 Fig.8  
4.5  
6.0  
set-up time  
S0, S1 to CP  
80  
16  
14  
22  
8
6
100  
20  
17  
120  
24  
20  
2.0 Fig.8  
4.5  
6.0  
hold time  
2
2
2
−8  
−3  
−2  
2
2
2
2
2
2
2.0 Fig.8  
4.5  
6.0  
Dn, DSR, DSL to CP  
th  
hold time  
2
2
2
−14  
−5  
−4  
2
2
2
2
2
2
2.0 Fig.8  
4.5  
6.0  
S0, S1 to CP  
fmax  
maximum clock pulse  
frequency  
6.0 19  
4.8  
24  
28  
4.0  
20  
24  
MHz 2.0 Fig.6  
30  
35  
56  
67  
4.5  
6.0  
December 1990  
5
12345678

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