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74HC160PW,118 PDF预览

74HC160PW,118

更新时间： 2024-02-09 19:30:44
品牌 Logo 应用领域
恩智浦 - NXP 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
9页 57K
描述
74HC(T)160 - Presettable synchronous BCD decade counter; asynchronous reset TSSOP 16-Pin

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74HC160PW,118 技术参数

是否Rohs认证：符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：SOT-403-1, TSSOP-16
针数：16Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：8.01
Is Samacsys：N其他特性：TCO OUTPUT
计数方向：UP系列：HC/UH
JESD-30 代码：R-PDSO-G16JESD-609代码：e4
长度：5 mm负载电容（CL）：50 pF
负载/预设输入：YES逻辑集成电路类型：DECADE COUNTER
工作模式：SYNCHRONOUS湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
传播延迟（tpd）：56 ns认证状态：Not Qualified
座面最大高度：1.1 mm最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：NICKEL PALLADIUM GOLD
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：POSITIVE EDGE宽度：4.4 mm
最小 fmax：20 MHzBase Number Matches：1

74HC160PW,118 数据手册

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Philips Semiconductors  
Product specification  
Presettable synchronous BCD decade  
counter; asynchronous reset  
74HC/HCT160  
AC CHARACTERISTICS FOR 74HCT  
GND = 0 V; tr = tf = 6 ns; CL = 50 pF  
Tamb (°C)  
TEST CONDITIONS  
74HCT  
SYMBOL PARAMETER  
UNIT  
WAVEFORMS  
VCC  
(V)  
+25  
−40 to +85 −40 to +125  
min. typ. max. min. max. min. max.  
tPHL/ tPLH propagation delay  
CP to Qn  
25  
28  
23  
27  
30  
17  
9
43  
48  
39  
50  
50  
35  
17  
15  
54  
60  
49  
63  
63  
44  
21  
19  
65  
72  
59  
75  
75  
53  
26  
22  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
4.5 Fig. 8  
tPHL  
tPLH  
tPHL  
tPHL  
tPHL  
tPLH  
propagation delay  
CP to TC  
4.5 Fig. 8  
propagation delay  
CP to TC  
4.5 Fig. 8  
propagation delay  
MR to Qn  
4.5 Fig. 9  
propagation delay  
MR to TC  
4.5 Fig. 9  
propagation delay  
CET to TC  
4.5 Fig. 10  
4.5 Fig. 10  
4.5 Figs 8 and 10  
4.5 Fig. 8  
propagation delay  
CET to TC  
t
THL/ tTLH output transition time  
7
tW  
tW  
trem  
tsu  
tsu  
tsu  
th  
clock pulse width  
HIGH or LOW  
16  
20  
20  
18  
30  
50  
0
8
20  
25  
25  
25  
44  
63  
0
24  
30  
30  
30  
53  
75  
0
master reset pulse width  
LOW  
11  
9
4.5 Fig. 9  
removal time  
MR to CP  
4.5 Fig. 9  
set-up time  
Dn to CP  
10  
18  
30  
−8  
−13  
−21  
28  
4.5 Fig. 11  
set-up time  
PE to CP  
4.5 Fig. 11  
set-up time  
CEP, CET to CP  
4.5 Fig. 12  
4.5 Figs 11 and 12  
4.5 Figs 11 and 12  
4.5 Figs 11 and 12  
hold time  
Dn to CP  
th  
hold time  
PE to CP  
0
0
0
th  
hold time  
0
0
0
CEP, CET to CP  
fmax  
maximum clock pulse  
frequency  
16  
13  
11  
MHz 4.5 Fig. 8  
PACKAGE OUTLINES  
See “74HC/HCT/HCU/HCMOS Logic Package Outlines”.  
December 1990  
9
1...6789

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型号 品牌 描述 获取价格 数据表
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