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71V416YS12BEG1

更新时间： 2024-02-07 17:16:48
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
9页 137K
描述
Standard SRAM, 256KX16, 12ns, CMOS, PBGA48

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71V416YS12BEG1 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete包装说明：BGA, BGA48,6X8,30
Reach Compliance Code：compliant风险等级：5.84
Is Samacsys：N最长访问时间：12 ns
I/O 类型：COMMONJESD-30 代码：S-PBGA-B48
JESD-609代码：e1内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：16
湿度敏感等级：3功能数量：1
端子数量：48字数：262144 words
字数代码：256000工作模式：ASYNCHRONOUS
最高工作温度：125 °C最低工作温度：-40 °C
组织：256KX16输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA48,6X8,30封装形状：SQUARE
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified最大待机电流：0.02 A
最小待机电流：3 V子类别：SRAMs
最大压摆率：0.13 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：BALL端子节距：0.75 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
Base Number Matches：1

71V416YS12BEG1 数据手册

 浏览型号71V416YS12BEG1的Datasheet PDF文件第2页浏览型号71V416YS12BEG1的Datasheet PDF文件第3页浏览型号71V416YS12BEG1的Datasheet PDF文件第4页浏览型号71V416YS12BEG1的Datasheet PDF文件第6页浏览型号71V416YS12BEG1的Datasheet PDF文件第7页浏览型号71V416YS12BEG1的Datasheet PDF文件第8页 
IDT71V416YS, IDT71V416YL 3.3V CMOS Static RAM  
for Automotive Applications 4 Meg (256K x 16-Bit)  
Automotive Temperature Ranges  
AC Electrical Characteristics  
(VDD = Min. to Max., Automotive Temperature Ranges)  
71V416S/L12  
71V416S/L15  
71V416S/L20  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
READ CYCLE  
____  
____  
____  
tRC  
Read Cycle Time  
12  
15  
20  
ns  
ns  
ns  
ns  
____  
____  
____  
tAA  
tACS  
Address Access Time  
12  
15  
20  
____  
____  
____  
Chip Select Access Time  
Chip Select Low to Output in Low-Z  
12  
15  
20  
____  
____  
____  
(1,2)  
4
4
4
tCLZ  
____  
____  
____  
(1,2)  
Chip Select High to Output in High-Z  
Output Enable Low to Output Valid  
Output Enable Low to Output in Low-Z  
6
7
8
ns  
ns  
ns  
tCHZ  
____  
____  
____  
tOE  
6
7
8
____  
____  
____  
(1,2)  
0
0
0
tOLZ  
____  
____  
____  
(1,2)  
Output Enable High to Output in High-Z  
Output Hold from Address Change  
Byte Enable Low to Output Valid  
Byte Enable Low to Output in Low-Z  
6
7
8
ns  
ns  
ns  
ns  
tOHZ  
tOH  
tBE  
4
—
4
—
4
—
____  
—
6
—
7
8
____  
____  
____  
(1,2)  
0
0
0
tBLZ  
____  
____  
____  
(1,2)  
Byte Enable High to Output in High-Z  
Chip Select Low to Power Up  
6
7
8
ns  
ns  
ns  
tBHZ  
____  
____  
____  
(3)  
0
0
0
tPU  
____  
____  
____  
(3)  
Chip Select High to Power Down  
12  
15  
20  
tPD  
WRITE CYCLE  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
tWC  
tAW  
tCW  
tBW  
tAS  
Write Cycle Time  
12  
8
8
8
0
0
8
6
0
15  
10  
10  
10  
0
20  
10  
10  
10  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Address Valid to End of Write  
Chip Select Low to End of Write  
Byte Enable Low to End of Write  
Address Set-up Time  
tWR  
tWP  
tDW  
tDH  
Address Hold from End of Write  
Write Pulse Width  
0
0
10  
7
10  
8
Data Valid to End of Write  
Data Hold Time  
0
0
____  
____  
____  
(1,2)  
Write Enable High to Output in Low-Z  
3
3
3
tOW  
____  
____  
____  
(1,2)  
Write Enable Low to Output in High-Z  
7
7
8
ns  
tWHZ  
6817 tbl 10  
NOTES:  
1. At any given temperature and voltage condition, tCHZ is less than tCLZ, tOHZ is less than tOLZ, and tWHZ is less than tOW for any given device.  
2. This parameter is guaranteed with the AC Load (Figure 2) by device characterization, but is not production tested.  
3. This parameter is guaranteed by design and not production tested.  
Timing Waveform of Read Cycle No. 1(1,2,3)  
t
RC  
ADDRESS  
t
AA  
t
OH  
t
OH  
DATAO U T VALID  
6 81 7 d 06  
DATAOUT  
NOTES:  
PREVIOUS DATAOUT VALID  
1. WE is HIGH for Read Cycle.  
2. Device is continuously selected, CS is LOW.  
3. OE, BHE, and BLE are LOW.  
6.42  
5
123456789

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