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71V416YS12BEG1

更新时间： 2024-01-02 02:57:26
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
9页 137K
描述
Standard SRAM, 256KX16, 12ns, CMOS, PBGA48

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71V416YS12BEG1 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete包装说明：BGA, BGA48,6X8,30
Reach Compliance Code：compliant风险等级：5.84
Is Samacsys：N最长访问时间：12 ns
I/O 类型：COMMONJESD-30 代码：S-PBGA-B48
JESD-609代码：e1内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：16
湿度敏感等级：3功能数量：1
端子数量：48字数：262144 words
字数代码：256000工作模式：ASYNCHRONOUS
最高工作温度：125 °C最低工作温度：-40 °C
组织：256KX16输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA48,6X8,30封装形状：SQUARE
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified最大待机电流：0.02 A
最小待机电流：3 V子类别：SRAMs
最大压摆率：0.13 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：BALL端子节距：0.75 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
Base Number Matches：1

71V416YS12BEG1 数据手册

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IDT71V416YS, IDT71V416YL 3.3V CMOS Static RAM  
for Automotive Applications 4 Meg (256K x 16-Bit)  
Automotive Temperature Ranges  
Timing Waveform of Read Cycle No. 2(1)  
t
RC  
ADDRESS  
OE  
t
AA  
t
OH  
(3)  
t
OHZ  
t
OE  
(3)  
t
OLZ  
CS  
(2)  
t
ACS  
(3)  
(3)  
(3)  
t
CHZ  
t
CLZ  
BLE  
,
BHE  
(2)  
t
BE  
(3)  
t
BHZ  
t
BLZ  
DATAOUT  
DATAOUT VALID  
t
PD  
t
PU  
I
CC  
V
DD  
Supply  
Current  
I
SB  
6817 drw 07  
NOTES:  
1. WE is HIGH for Read Cycle.  
2. Address must be valid prior to or coincident with the later of CS, BHE, or BLE transition LOW; otherwise tAA is the limiting parameter.  
3. Transition is measured ±200mV from steady state.  
Timing Waveform of Write Cycle No. 1 (WE Controlled Timing)(1,2,4)  
t
WC  
ADDRESS  
CS  
t
AW  
(2)  
(5)  
(5)  
t
CW  
t
CHZ  
t
BW  
BHE  
,
BLE  
WE  
t
WR  
t
BHZ  
t
WP  
t
AS  
(5)  
t
WHZ  
(5)  
OW  
t
(3)  
DATAOUT  
DATAIN  
PREVIOUS DATA VALID  
DATA VALID  
t
DH  
DW  
t
DATAIN VALID  
6817 drw 08  
NOTES:  
1. A write occurs during the overlap of a LOW CS, LOW BHE or BLE, and a LOW WE.  
2. OE is continuously HIGH. If during a WE controlled write cycle OE is LOW, tWP must be greater than or equal to tWHZ + tDW to allow the I/O drivers to turn off and data  
to be placed on the bus for the required tDW. If OE is HIGH during a WE controlled write cycle, this requirement does not apply and the minimum write pulse is as  
short as the specified tWP.  
3. During this period, I/O pins are in the output state, and input signals must not be applied.  
4. If the CS LOW or BHE and BLE LOW transition occurs simultaneously with or after the WE LOW transition, the outputs remain in a high-impedance state.  
5. Transition is measured ±200mV from steady state.  
6.462  
1...3456789

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