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71P71604S250BQ8

更新时间： 2024-10-02 15:26:27

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艾迪悌 - IDT		时钟双倍数据速率静态存储器内存集成电路
页数	文件大小	规格书
23页	228K
描述
CABGA-165, Reel

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71P71604S250BQ8 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	CABGA
包装说明：	TBGA, BGA165,11X15,40	针数：	165
Reach Compliance Code：	not_compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.92
最长访问时间：	0.45 ns	最大时钟频率 (fCLK)：	250 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B165
JESD-609代码：	e0	长度：	15 mm
内存密度：	18874368 bit	内存集成电路类型：	DDR SRAM
内存宽度：	36	湿度敏感等级：	3
功能数量：	1	端子数量：	165
字数：	524288 words	字数代码：	512000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	512KX36
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TBGA	封装等效代码：	BGA165,11X15,40
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	225
电源：	1.5/1.8,1.8 V	认证状态：	Not Qualified
座面最大高度：	1.2 mm	最大待机电流：	0.325 A
最小待机电流：	1.7 V	子类别：	SRAMs
最大压摆率：	0.8 mA	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn63Pb37)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	13 mm	Base Number Matches：	1

71P71604S250BQ8 数据手册

18Mb Pipelined

DDR™II SRAM

Burst of 2

IDT71P71804

IDT71P71604

Description

Features

The IDT DDRII^TMBurst of two SRAMs are high-speed synchro-

nous memories with a double-data-rate (DDR), bidirectional data port.

This scheme allows maximization of the bandwidth on the data bus by

passing two data items per clock cycle. The address bus operates at

single data rate speeds, allowing the user to fan out addresses and

ease system design while maintaining maximum performance on data

transfers.

◆

18Mb Density (1Mx18, 512kx36)

Common Read and Write Data Port

Dual Echo Clock Output

2-Word Burst on all SRAM accesses

MultiplexedAddress Bus

One Read or One Write request per clock cycle

◆

DDR (Double Data Rate) Data Bus

The DDRII has scalable output impedance on its data output bus

and echo clocks, allowing the user to tune the bus for low noise and high

performance.

Two word bursts data per clock

◆

Depth expansion through Control Logic

HSTL (1.5V) inputs that can be scaled to receive signals from

1.4V to 1.9V.

All interfaces of the DDRII SRAM are HSTL, allowing speeds

beyond SRAM devices that use any form of TTL interface. The inter-

face can be scaled to higher voltages (up to 1.9V) to interface with 1.8V

systems if necessary. The device has a VDDQ and a separate Vref,

allowing the user to designate the interface operational voltage, inde-

pendent of the device core voltage of 1.8V VDD. Theoutput impedance

control allows the user to adjust the drive strength to adapt to a wide

range of loads and transmission lines.

◆

Scalable output drivers

Can drive HSTL, 1.8V TTL or any voltage level

from 1.4V to 1.9V.

Output Impedance adjustable from 35 ohms to 70

ohms

◆

1.8V Core Voltage (VDD)

165-ball, 1.0mm pitch, 13mm x 15mm fBGA Package

JTAG Interface

Clocking

The DDRII SRAM has two sets of input clocks, namely the K, K

clocks and the C, Cclocks. In addition, the DDRII has an output “echo”

clock, CQ, CQ.

Functional Block Diagram

DATA

REG

(Note 1)

WRITE DRIVER

(Note2)

ADD

REG

(Note2)

(Note1)

(Note4)

(Note1)

18M

MEMORY

ARRAY

R/W

BWx

CTRL

LOGIC

(Note3)

CLK

GEN

SELECT OUTPUT CONTROL

6112 drw 16

Notes

1) Represents 18 signal lines for x18, and 36 signal lines for x36

2) Represents 20 address signal lines for x18 and 19 address signal lines for x36.

3) Represents 2 signal lines for x18 and 4 signal lines for x36.

4) Represents 36 signal lines for x18 and 72 signal lines for x36.

APRIL 2006

DSC-6112/0A

12 3 4 5 6 7...23

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