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7133LA35JI

更新时间： 2024-01-11 00:52:57
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 309K
描述
Dual-Port SRAM, 2KX16, 35ns, CMOS, PQCC68, 0.950 X 0.950 INCH, 0.170 INCH HEIGHT, PLASTIC, LCC-68

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7133LA35JI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：LCC
包装说明：0.950 X 0.950 INCH, 0.170 INCH HEIGHT, PLASTIC, LCC-68针数：68
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.07
最长访问时间：35 nsI/O 类型：COMMON
JESD-30 代码：S-PQCC-J68JESD-609代码：e0
长度：24.2062 mm内存密度：32768 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：16
湿度敏感等级：1功能数量：1
端口数量：2端子数量：68
字数：2048 words字数代码：2000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：2KX16
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC68,1.0SQ
封装形状：SQUARE封装形式：CHIP CARRIER
并行/串行：PARALLEL峰值回流温度（摄氏度）：225
电源：5 V认证状态：Not Qualified
座面最大高度：4.572 mm最大待机电流：0.004 A
最小待机电流：2 V子类别：SRAMs
最大压摆率：0.295 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：24.2062 mmBase Number Matches：1

7133LA35JI 数据手册

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IDT7133SA/LA,IDT7143SA/LA  
High-Speed 2K x 16 Dual-Port RAM  
Military, Industrial and Commercial Temperature Ranges  
AC Electrical Characteristics Over the  
OperatingTemperatureandSupplyVoltage(6)  
7133X20  
7133X25  
7143X25  
Com'l & Ind  
7133X35  
7143X35  
Com'l  
7143X20  
Com'l Only  
& Military  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
BUSY TIMING (For MASTER 71V33)  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
BAA  
BDA  
BAC  
BDC  
WDD  
DDD  
BDD  
APS  
WH  
20  
20  
20  
17  
40  
30  
20  
20  
20  
20  
50  
35  
30  
30  
25  
25  
60  
45  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
BUSY Access Time from Address  
BUSY Disable Time from Address  
t
t
BUSY Access Time from Chip Enable  
BUSY Disable Time from Chip Enable  
Write Pulse to Data Delay(1)  
t
t
t
Write Data Valid to Read Data Delay(1)  
BUSY Disable to Valid Data(2)  
t
25  
30  
35  
t
Arbitration Priority Set-up Time(3)  
Write Hold After BUSY(5)  
5
5
5
____  
____  
____  
____  
____  
____  
t
20  
20  
25  
BUSY INPUT TIMING (For SLAVE 71V43)  
____  
____  
____  
____  
____  
____  
BUSY Input to Write(4)  
t
WB  
WH  
WDD  
DDD  
0
0
0
ns  
ns  
ns  
t
Write Hold After BUSY(5)  
20  
20  
25  
Write Pulse to Data Delay(1)  
Write Data Valid to Read Data Delay(1)  
40  
30  
50  
35  
60  
45  
____  
____  
____  
t
____  
____  
____  
t
ns  
2746 tbl 12a  
7133X45  
7143X45  
Com'l Only  
7133X55  
7143X55  
Com'l, Ind  
& Military  
7133X70/90  
7143X70/90  
Com'l &  
Military  
Symbol  
BUSY TIMING (For MASTER 71V33)  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
BAA  
BDA  
BAC  
BDC  
WDD  
DDD  
BDD  
APS  
WH  
40  
40  
30  
25  
80  
55  
40  
40  
35  
30  
80  
55  
45/45  
45/45  
35/35  
30/30  
90/90  
70/70  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
BUSY Access Time from Address  
BUSY Disable Time from Address  
t
t
BUSY Access Time from Chip Enable  
BUSY Disable Time from Chip Enable  
Write Pulse to Data Delay(1)  
t
t
t
Write Data Valid to Read Data Delay(1)  
BUSY Disable to Valid Data(2)  
t
40  
40  
40/40  
t
Arbitration Priority Set-up Time(3)  
Write Hold After BUSY(5)  
5
5
5/5  
____  
____  
____  
____  
____  
____  
t
30  
30  
30/30  
BUSY INPUT TIMING (For SLAVE 71V43)  
____  
____  
____  
____  
____  
____  
BUSY Input to Write (4)  
Write Hold After BUSY(5)  
t
WB  
WH  
WDD  
DDD  
0
0
0/0  
ns  
ns  
ns  
t
30  
30  
30/30  
Write Pulse to Data Delay(1)  
Write Data Valid to Read Data Delay(1)  
80  
55  
80  
55  
90/90  
70/70  
____  
____  
____  
t
____  
____  
____  
t
ns  
2746 tbl 12b  
NOTES:  
1. Port-to-port delay through RAM cells from writing port to reading port, refer to “Timing Waveform of Write with Port-to-Port Read and Busy".  
2. tBDD is calculated parameter and is greater of 0, tWDD - tWP (actual) or tDDD - tDW (actual).  
3. To ensure that the earlier of the two ports wins.  
4. To ensure that the write cycle is inhibited on port "B" during contention on port "A".  
5. To ensure that a write cycle is completed on port "B" after contention on port "A".  
6. 'X' in part number indicates power rating (SA or LA).  
6.42  
10  
1...78910111213...17

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型号 品牌 描述 获取价格 数据表
7133LA45JB IDT Dual-Port SRAM, 2KX16, 45ns, CMOS, PQCC68, 0.950 X 0.950 INCH, 0.170 INCH HEIGHT, PLASTIC,

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7133LA45PF IDT Dual-Port SRAM, 2KX16, 45ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100

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7133LA45PN IDT Multi-Port SRAM, 2KX16, 45ns, CMOS, PQFP100

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7133LA55F IDT Dual-Port SRAM, 2KX16, 55ns, CMOS, CQFP68, 1.180 X 1.180 INCH, 0.160 INCH HEIGHT, FP-68

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7133LA55J8 IDT PLCC-68, Reel

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7133LA55PFI IDT Dual-Port SRAM, 2KX16, 55ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100

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