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7133LA25PF8

更新时间： 2024-02-08 06:53:24
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器
页数 文件大小 规格书
17页 311K
描述
TQFP-100, Reel

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7133LA25PF8 技术参数

生命周期：Active包装说明：QFP,
Reach Compliance Code：compliant风险等级：5.59
Is Samacsys：N最长访问时间：90 ns
JESD-30 代码：S-PQFP-G100内存密度：32768 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：16
功能数量：1端子数量：100
字数：2048 words字数代码：2000
工作模式：ASYNCHRONOUS最高工作温度：125 °C
最低工作温度：-55 °C组织：2KX16
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装形状：SQUARE封装形式：FLATPACK
并行/串行：PARALLEL筛选级别：MIL-PRF-38535
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子形式：GULL WING端子位置：QUAD
Base Number Matches：1

7133LA25PF8 数据手册

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IDT7133SA/LA,IDT7143SA/LA  
High-Speed 2K x 16 Dual-Port RAM  
Military, Industrial and Commercial Temperature Ranges  
AC Electrical Characteristics Over the  
OperatingTemperatureandSupplyVoltage(6)  
7133X20  
7133X25  
7143X25  
Com'l & Ind  
7133X35  
7143X35  
Com'l  
7143X20  
Com'l Only  
& Military  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
BUSY TIMING (For MASTER 71V33)  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
BAA  
BDA  
BAC  
BDC  
WDD  
DDD  
BDD  
APS  
WH  
20  
20  
20  
17  
40  
30  
20  
20  
20  
20  
50  
35  
30  
30  
25  
25  
60  
45  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
BUSY Access Time from Address  
BUSY Disable Time from Address  
t
t
BUSY Access Time from Chip Enable  
BUSY Disable Time from Chip Enable  
Write Pulse to Data Delay(1)  
t
t
t
Write Data Valid to Read Data Delay(1)  
BUSY Disable to Valid Data(2)  
t
25  
30  
35  
t
Arbitration Priority Set-up Time(3)  
Write Hold After BUSY(5)  
5
5
5
____  
____  
____  
____  
____  
____  
t
20  
20  
25  
BUSY INPUT TIMING (For SLAVE 71V43)  
____  
____  
____  
____  
____  
____  
BUSY Input to Write(4)  
t
WB  
WH  
WDD  
DDD  
0
0
0
ns  
ns  
ns  
t
Write Hold After BUSY(5)  
20  
20  
25  
Write Pulse to Data Delay(1)  
Write Data Valid to Read Data Delay(1)  
40  
30  
50  
35  
60  
45  
____  
____  
____  
t
____  
____  
____  
t
ns  
2746 tbl 12a  
7133X45  
7143X45  
Com'l Only  
7133X55  
7143X55  
Com'l, Ind  
& Military  
7133X70/90  
7143X70/90  
Com'l &  
Military  
Symbol  
BUSY TIMING (For MASTER 71V33)  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
BAA  
BDA  
BAC  
BDC  
WDD  
DDD  
BDD  
APS  
WH  
40  
40  
30  
25  
80  
55  
40  
40  
35  
30  
80  
55  
45/45  
45/45  
35/35  
30/30  
90/90  
70/70  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
BUSY Access Time from Address  
BUSY Disable Time from Address  
t
t
BUSY Access Time from Chip Enable  
BUSY Disable Time from Chip Enable  
Write Pulse to Data Delay(1)  
t
t
t
Write Data Valid to Read Data Delay(1)  
BUSY Disable to Valid Data(2)  
t
40  
40  
40/40  
t
Arbitration Priority Set-up Time(3)  
Write Hold After BUSY(5)  
5
5
5/5  
____  
____  
____  
____  
____  
____  
t
30  
30  
30/30  
BUSY INPUT TIMING (For SLAVE 71V43)  
____  
____  
____  
____  
____  
____  
BUSY Input to Write (4)  
Write Hold After BUSY(5)  
t
WB  
WH  
WDD  
DDD  
0
0
0/0  
ns  
ns  
ns  
t
30  
30  
30/30  
Write Pulse to Data Delay(1)  
Write Data Valid to Read Data Delay(1)  
80  
55  
80  
55  
90/90  
70/70  
____  
____  
____  
t
____  
____  
____  
t
ns  
2746 tbl 12b  
NOTES:  
1. Port-to-port delay through RAM cells from writing port to reading port, refer to “Timing Waveform of Write with Port-to-Port Read and Busy".  
2. tBDD is calculated parameter and is greater of 0, tWDD - tWP (actual) or tDDD - tDW (actual).  
3. To ensure that the earlier of the two ports wins.  
4. To ensure that the write cycle is inhibited on port "B" during contention on port "A".  
5. To ensure that a write cycle is completed on port "B" after contention on port "A".  
6. 'X' in part number indicates power rating (SA or LA).  
6.42  
10  
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与7133LA25PF8相关器件

型号 品牌 描述 获取价格 数据表
7133LA25PN IDT Multi-Port SRAM, 2KX16, 25ns, CMOS, PQFP100

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7133LA35GI IDT Dual-Port SRAM, 2KX16, 35ns, CMOS, CPGA68, 1.180 X 1.180 INCH, 0.160 INCH HEIGHT, CERAMIC,

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