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70V7339S133BCGI8

更新时间： 2024-01-28 22:06:31
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
22页 745K
描述
HIGH-SPEED 3.3V 512K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM

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70V7339S133BCGI8 技术参数

生命周期：Active包装说明：LBGA,
Reach Compliance Code：compliantHTS代码：8542.32.00.41
风险等级：5.72最长访问时间：4.2 ns
其他特性：PIPELINED ARCHITECTURE OR FLOW-THROUGHJESD-30 代码：S-PBGA-B256
长度：17 mm内存密度：9437184 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：18
功能数量：1端子数量：256
字数：524288 words字数代码：512000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：512KX18
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装形状：SQUARE封装形式：GRID ARRAY, LOW PROFILE
并行/串行：SERIAL座面最大高度：1.4 mm
最大供电电压 (Vsup)：3.45 V最小供电电压 (Vsup)：3.15 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM宽度：17 mm
Base Number Matches：1

70V7339S133BCGI8 数据手册

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HIGH-SPEED 3.3V 512K x 18  
SYNCHRONOUS  
IDT70V7339S  
BANK-SWITCHABLE  
DUAL-PORTSTATICRAM  
WITH 3.3V OR 2.5V INTERFACE  
Š
Features:  
◆
– 1.5ns setup to clock and 0.5ns hold on all control, data, and  
address inputs @ 200MHz  
512K x 18 Synchronous Bank-Switchable Dual-ported SRAM  
Architecture  
– Data input, address, byte enable and control registers  
– Self-timed write allows fast cycle time  
Separate byte controls for multiplexed bus and bus match-  
ingcompatibility  
– 64 independent 8K x 18 banks  
– 9 megabits of memory on chip  
◆
◆
◆
◆
◆
Bank access controlled via bank address pins  
High-speed data access  
LVTTL- compatible, 3.3V (±150mV) power supply  
for core  
– Commercial:3.4ns(200MHz)/3.6ns(166MHz)/  
4.2ns(133MHz)(max.)  
LVTTL compatible, selectable 3.3V (±150mV) or 2.5V  
(±100mV) power supply for I/Os and control signals on each  
port  
– Industrial:3.6ns(166MHz)/4.2ns(133MHz)(max.)  
Selectable Pipelined or Flow-Through output mode  
Counter enable and repeat features  
Dual chip enables allow for depth expansion without  
additionallogic  
◆
◆
◆
◆
◆
Industrial temperature range (-40°C to +85°C) is  
available at 166MHz and 133MHz  
◆
Available in 208-pin fine pitch Ball Grid Array (fpBGA) and  
256-pin Ball Grid Array (BGA)  
Full synchronous operation on both ports  
– 5nscycletime, 200MHzoperation(14Gbpsbandwidth)  
– Fast 3.4ns clock to data out  
◆
◆
Supports JTAG features compliant with IEEE 1149.1  
Green parts available, see ordering information  
FunctionalBlockDiagram  
PL/FT  
L
PL/FT  
OPT  
CLK  
ADS  
CNTEN  
REPEAT  
R/W  
R
OPT  
L
R
CLK  
ADS  
CNTEN  
L
L
L
R
R
R
REPEAT  
L
R
R/W  
CE0L  
CE1L  
L
R
MUX  
CONTROL  
LOGIC  
CONTROL  
LOGIC  
CE0R  
CE1R  
8Kx18  
MEMORY  
ARRAY  
UB  
LB  
OE  
L
L
L
UB  
LB  
OE  
R
R
R
(BANK 0)  
MUX  
MUX  
I/O  
CONTROL  
I/O  
CONTROL  
I/O0L-17L  
I/O0R-17R  
8Kx18  
MEMORY  
ARRAY  
A
12R  
0R  
(BANK 1)  
A
12L  
ADDRESS  
DECODE  
ADDRESS  
DECODE  
A
A
0L  
MUX  
BA5R  
BA4R  
BA3R  
BA2R  
BA1R  
BA0R  
BA5L  
BA4L  
BA3L  
BA2L  
BA1L  
BA0L  
BANK  
DECODE  
BANK  
DECODE  
MUX  
8Kx18  
MEMORY  
ARRAY  
(BANK 63)  
MUX  
NOTE:  
,
1. TheBank-Switchabledual-portusesatrueSRAMcore  
insteadofthetraditionaldual-portSRAMcore.Asaresult,it  
hasuniqueoperatingcharacteristics.Pleaserefertothe  
functionaldescriptiononpage18fordetails.  
5628 drw 01  
TMS  
TCK  
TRST  
TDI  
TDO  
JTAG  
AUGUST 2015  
1
DSC 5628/10  
©2015 Integrated Device Technology, Inc.  
1234567...22

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70V7339S133BFGI IDT Dual-Port SRAM, 512KX18, 4.2ns, CMOS, PBGA208, 15 X 15 MM, 1.40MM HEIGHT, 0.80 MM PITCH, G

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